基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：解決方案
上傳者：aet
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文檔介紹：異步FIFO是一種不同時(shí)鐘域之間傳遞數(shù)據(jù)的常用方法,。本文提出一種新穎的異步FIFO設(shè)計(jì)方案,。此方案避免了使用大量的同步寄存器，減小了芯片面積并且提高了工作頻率,。DC綜合的結(jié)果表明,，用此方法設(shè)計(jì)的FIFO性能有了顯著提高。
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