FPGA驗(yàn)證簡介
所屬分類：參考設(shè)計(jì)
上傳者：coco
文檔大?。?span>253 K
標(biāo)簽： FPGA
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文檔介紹：在FPGA幾個主要開發(fā)步驟當(dāng)中,，屬于驗(yàn)證的有功能仿真和時序驗(yàn)證兩個步驟,，由于前仿真和后仿真涉及驗(yàn)證環(huán)境的建立，需要耗費(fèi)大量的時間,，而在STA中對時序報(bào)告進(jìn)行分析也是一個非常復(fù)雜的事情,，因此驗(yàn)證在整個設(shè)計(jì)流程中占用了大量的時間，在復(fù)雜的FPGA/IC設(shè)計(jì)中,，驗(yàn)證所占的時間估計(jì)在60％～70％之間,。相比較而言，F(xiàn)PGA設(shè)計(jì)流程的其他環(huán)節(jié)由于需要人為干預(yù)的東西比較少,，例如綜合,、布局布線等流程，基本所有的工作都由工具完成,，設(shè)置好工具的參數(shù)之后,，結(jié)果很快就可以出來，因此所花的時間精力要比驗(yàn)證少的多,。
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