雖然以太網(wǎng)協(xié)議在上述應(yīng)用領(lǐng)域使用非常普遍,，但是由于其不確定性，不能在重要安全系統(tǒng)中實(shí)現(xiàn)冗余保護(hù),，因此在工業(yè)自動化市場上的應(yīng)用增長比較緩慢,，如圖2所示,。而以太網(wǎng)技術(shù)的進(jìn)步，例如速率的提高,、擴(kuò)展規(guī)范以支持冗余鏈路等,，使得工業(yè)自動化設(shè)備供應(yīng)商再次關(guān)注以太網(wǎng)技術(shù)，認(rèn)為它是使用現(xiàn)有設(shè)備實(shí)現(xiàn)標(biāo)準(zhǔn)化工業(yè)網(wǎng)絡(luò)的低成本,、高性能,、可靈活更新的解決方案。然而,，這些生產(chǎn)商仍然需要靈活的解決方案來支持現(xiàn)有的現(xiàn)場總線協(xié)議,，例如Modbus、PROFIBUS和SERCOS I/II等,，同時能夠過渡到EtherCAT,、PROFINET和SERCOS III等更高級的工業(yè)以太網(wǎng)協(xié)議。

　　隨著系統(tǒng)互聯(lián)需求的增長,，PCI Express(PCIe)規(guī)范已經(jīng)大大提高了帶寬,，目前的PCIe Gen 2支持5 Gb/s的帶寬速率，而今后的PCIe Gen 3將支持8 Gb/s的帶寬速率,。隨著性能和靈活性的提高,，PCIe規(guī)范再次成為芯片至芯片、電路板和背板互聯(lián)的主要協(xié)議,。這也促使設(shè)計(jì)人員在PC以外的應(yīng)用中使用PCIe協(xié)議,，例如通信設(shè)備、I/O擴(kuò)展器和嵌入式應(yīng)用等,。
　　雖然不同的工業(yè)和應(yīng)用領(lǐng)域都使用了高速串行接口,，而推動技術(shù)創(chuàng)新的關(guān)鍵需求都非常相似。各個應(yīng)用領(lǐng)域一直要求降低成本,，提高性能,，同時能夠與不斷發(fā)展的標(biāo)準(zhǔn)保持同步。系統(tǒng)越靠近最終用戶側(cè),，對成本和功耗就越敏感,，收發(fā)器帶寬、速率和通道數(shù)量也趨于減少,。此外,，隨著實(shí)際應(yīng)用中處理需求的變化，器件密度和特性的關(guān)系也在不斷變化,。而且,，在目前市場越來越大的壓力下，設(shè)計(jì)團(tuán)隊(duì)規(guī)模不斷減小,，可使用的資源也逐漸減少了,，因此，非常有必要進(jìn)一步提高集成度,。
帶有收發(fā)器的FPGA系列器件
　　解決這些關(guān)鍵市場需求以及設(shè)計(jì)挑戰(zhàn)的最佳解決方案是采用系列可編程器件,，這些器件具有高性能并行處理能力，提供嵌入式高速串行收發(fā)器,，例如Altera公司提供的40 nm Stratix IV和Arria II GX FPGA以及HardCopy ASIC等,。基于臺積電(TSMC)業(yè)界領(lǐng)先的40 nm工藝,，Altera采用了同樣成熟可靠的收發(fā)器體系結(jié)構(gòu)來開發(fā)帶有收發(fā)器的Stratix IV和Arria II GX FPGA以及HardCopy ASIC,，在每一器件中，集成收發(fā)器模塊針對目標(biāo)應(yīng)用進(jìn)行了優(yōu)化,。這種體系結(jié)構(gòu)非常適合寬帶串行接口應(yīng)用,。
　　對于GPON、IP DSLAM,、遠(yuǎn)程射頻前端等對成本和功耗敏感,、又需要很多功能的應(yīng)用，Arria II GX系列提供低密度到中等密度范圍的器件,，其最大收發(fā)器數(shù)據(jù)速率達(dá)到3.75 Gb/s,。對于性能要求較高的無線基站、高端路由器和軍用雷達(dá)高級傳感器等應(yīng)用,，Stratix IV GX FPGA提供最大的密度,、最好的性能以及最低的功耗，收發(fā)器速率高達(dá)8.5 Gb/s,，48個收發(fā)器提高了帶寬,，其豐富的功能可支持背板應(yīng)用和高速協(xié)議，其優(yōu)異的信號完整性保證了與PCIe Gen2和CEI-6等協(xié)議的兼容性,。Stratix IV GT具有業(yè)界最高的11.3 Gb/s收發(fā)器數(shù)據(jù)速率,，支持40 Gb/s/100 Gb/s以太網(wǎng)應(yīng)用。HardCopyIV GX ASIC滿足了對成本和功耗敏感的大批量應(yīng)用需求,。其性能與用作原型開發(fā)器件的Stratix IV GX FPGA相當(dāng),。Altera這種獨(dú)特的設(shè)計(jì)方法基于統(tǒng)一的工具包，實(shí)現(xiàn)了從FPGA原型開發(fā)到完整ASIC的解決方案,，支持集成了6.5 Gb/s收發(fā)器的低風(fēng)險ASIC,。
支撐系列產(chǎn)品的關(guān)鍵技術(shù)
　　系列產(chǎn)品的主要優(yōu)勢是采用通用邏輯和收發(fā)器體系結(jié)構(gòu)，綜合考慮了性能,、功耗和成本,。這樣，就可以重新使用已有工藝代的技術(shù),，逐步進(jìn)行改進(jìn),，發(fā)揮每一新工藝節(jié)點(diǎn)的優(yōu)勢,，同時進(jìn)行技術(shù)創(chuàng)新，滿足技術(shù)重用無法實(shí)現(xiàn)的需求,。部分關(guān)鍵技術(shù)包括工藝技術(shù),、支持可編程功耗技術(shù)的功耗和性能優(yōu)化措施、支持預(yù)加重和均衡的高速收發(fā)器,，以及在PCIe等協(xié)議上應(yīng)用硬核知識產(chǎn)權(quán)(IP)等,。
工藝技術(shù)和40 nm的優(yōu)勢
　　與之前的65 nm節(jié)點(diǎn)以及最近的45 nm節(jié)點(diǎn)相比，40 nm工藝有很大的優(yōu)勢,。最顯著的一點(diǎn)在于其具有更高的集成度,，半導(dǎo)體生產(chǎn)商可以在更小的管芯中集成更多的功能，生產(chǎn)出密度更高的器件,。40 nm工藝縮短了邏輯門長度,，提高了性能。40 nm的阻抗進(jìn)一步減小,，從而提高了驅(qū)動能力,，實(shí)現(xiàn)了性能更好的晶體管。應(yīng)變硅技術(shù)的應(yīng)用使電子和空穴的移動能力提高30%,，晶體管性能也相應(yīng)提高近40%,，從而使整體性能得以提高。
功耗和性能優(yōu)化
　　雖然密度和性能的提高非常有意義,，但是,，當(dāng)今系統(tǒng)開發(fā)人員在設(shè)計(jì)中需要著重考慮的問題是功耗。40 nm節(jié)點(diǎn)在功耗上也有一定的優(yōu)勢,，與45 nm相比,，更小的工藝尺寸導(dǎo)致動態(tài)功耗的雜散電容減小了15％。
　　但是,，工藝尺寸的降低卻增大了待機(jī)功耗,。Altera使用多種方法來降低靜態(tài)功耗，包括多閾值晶體管,、長度不同的晶體管溝道,、三重氧化等，并且在配置邏輯等對性能要求不高的FPGA區(qū)域綜合考慮性能和功耗,。除了常用的電路設(shè)計(jì)方法,，Altera還引入了65 nm Stratix III FPGA的可編程功耗技術(shù)來降低靜態(tài)功耗。該技術(shù)使靜態(tài)功耗降低了70%,，在設(shè)計(jì)中以最低的功耗自動實(shí)現(xiàn)最好的性能,。這一創(chuàng)新技術(shù)利用了這一事實(shí)——在典型設(shè)計(jì)中，全部邏輯中只有很少一部分用在關(guān)鍵時序通道上,。Altera的Quartus II開發(fā)軟件自動確定設(shè)計(jì)中每一通道的松弛余度,，通過調(diào)整晶體管的反向偏置電壓,，將晶體管自動設(shè)置為合適的模式——高性能或者低功耗。
高速串行收發(fā)器
　　Altera的高速收發(fā)器模塊在物理介質(zhì)附加(PMA)和物理編碼子層(PCS)使用通用體系結(jié)構(gòu),，如圖3所示,。根據(jù)設(shè)計(jì)要求，可以旁路PCS中的模塊,。

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