《電子技術(shù)應(yīng)用》
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一種高效二維小波分解算法的FPGA實(shí)現(xiàn)
來源：電子技術(shù)應(yīng)用2012年第10期
張傳雨1,，楊夢達(dá)2
1.哈爾濱工業(yè)大學(xué) 電氣工程系,，黑龍江 哈爾濱150001； 2.清華大學(xué) 交叉信息研究院,，北京100084
摘要： 針對現(xiàn)有二維提升小波變換實(shí)現(xiàn)過程中存在的大量過程數(shù)據(jù)存儲(chǔ)及關(guān)鍵路徑延時(shí)較長的問題,，提出一種直接進(jìn)行二維變換的VLSI架構(gòu)。采用Altera公司Cyclone II系列FPGA EP2C35F672C6對架構(gòu)進(jìn)行實(shí)現(xiàn)和驗(yàn)證,，在純計(jì)算邏輯下二維小波變換時(shí)鐘頻率可達(dá)到157.78 MHz,。
關(guān)鍵詞： 小波變換 圖像處理 VLSI FPGA
中圖分類號(hào)： TN402；TN791
文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2012)10-0009-03
FPGA implementation of an efficient two-dimensional wavelet decomposing algorithm
Zhang Chuanyu1,，Yang Mengda2
1.Department of Electrical Engineering,，Harbin Institute of Technology，Harbin 150001,，China,； 2.Institute for Interdisciplinary Information Sciences，Tsinghua University,，Beijing 100084,，China
Abstract： In this paper, a new VLSI architecture which is to do two-dimensional transformation is designed to deal with problems of a large number of process data storage and critical path delay existing in the realization process of two-dimensional wavelet transformation. The FPGA implementation has been achieved on an Altera Cyclone II EP2C35F672C6. Under pure calculation logic, tow-dimensional wavelet transform clock frequency can reach 157.78 MHz.
Key words : wavelet transform；image processing,；FPGA,；VLSI

    在對數(shù)字圖像進(jìn)行多分辨率觀察和處理時(shí)，離散小波變換（DWT）是首選的數(shù)學(xué)工具,。小波提升算法[1]作為小波變換的快速實(shí)現(xiàn)方法,，使濾波過程被分解為幾個(gè)提升步驟，運(yùn)算量大為減少,，便于實(shí)現(xiàn)即位計(jì)算,，同時(shí)節(jié)省了存儲(chǔ)空間，非常適合進(jìn)行硬件實(shí)現(xiàn),。

    目前普遍應(yīng)用的實(shí)現(xiàn)二維提升小波變換的硬件架構(gòu)包括基于幀的硬件架構(gòu)和基于行的硬件架構(gòu)[2],。隨著大量相關(guān)研究工作[3-5]的不斷進(jìn)行，新的VLSI架構(gòu)不斷產(chǎn)生,，電路整體性能逐漸提高,，但在降低電路控制復(fù)雜度和對存儲(chǔ)空間的耗費(fèi)的兼顧上仍存在不足。本文提出一種直接二維提升小波變換VLSI架構(gòu),，可有效降低控制電路的復(fù)雜度,，明顯地節(jié)省片上存儲(chǔ)空間，使得設(shè)計(jì)的電路具有較好的綜合性能,。
1 小波提升算法
1.1 提升小波變換
    通過提升框架實(shí)現(xiàn)小波變換分為三個(gè)步驟：分裂,、預(yù)測和更新[3]。離散情況下,，給定輸入的離散信號(hào)數(shù)據(jù)集pk(pk代表序列p中的第k個(gè)數(shù)),，并將其分為奇數(shù)集合和偶數(shù)集合,，經(jīng)過完整提升步驟后，分解成數(shù)據(jù)集sk和dk,。其中sk表示尺度系數(shù),，dk表示小波系數(shù)。以Le Gall 5/3小波為例,，1-D整數(shù)小波變換分解步驟如圖1所示,。

    完成二維變換過程如下：圖像在經(jīng)過一次行變換后

    同理，為獲得先高通后低通濾波結(jié)果HL,、先低通后高通濾波結(jié)果LH及兩次高通濾波結(jié)果HH數(shù)據(jù),，可將式(1)和式(3)通過同樣的方式應(yīng)用于二維變換。以行列式方式表達(dá),，如圖3(b),、(c)、(d)所示,。
2 架構(gòu)設(shè)計(jì)
2.1 整體架構(gòu)
    對于2-D DWT,，本文以圖3推導(dǎo)出的公式為基礎(chǔ)，設(shè)計(jì)直接進(jìn)行二維變換的提升小波變換實(shí)現(xiàn)方式,。系統(tǒng)結(jié)構(gòu)框圖如圖4所示,。圖像數(shù)據(jù)從外部存儲(chǔ)器中讀出，經(jīng)地址拓展單元進(jìn)行邊界延拓后,，寫入緩沖單元,；之后將數(shù)據(jù)送入二維DWT處理模塊，產(chǎn)生4個(gè)子帶數(shù)據(jù),，進(jìn)行降2采樣后,，結(jié)果數(shù)據(jù)送至VGA顯示器進(jìn)行顯示輸出。系統(tǒng)控制模塊產(chǎn)生各種控制信號(hào)約束系統(tǒng)各部分在特定的時(shí)序下工作,。


2.2 內(nèi)部結(jié)構(gòu)
    在進(jìn)行數(shù)字圖像的二維小波分解過程中,，二維變換處理器是核心，它將影響整個(gè)系統(tǒng)的時(shí)序設(shè)計(jì)和綜合性能,。
    通過圖3中給出的參數(shù)行列式可以得出結(jié)論,，二維變換過程實(shí)際上是一個(gè)5×5的采樣窗口中數(shù)據(jù)的加權(quán)求和,，其包含的運(yùn)算主要為乘法運(yùn)算和加法運(yùn)算,。
    根據(jù)圖3中行列式參數(shù)二維變換設(shè)計(jì)處理器具體結(jié)構(gòu)，如圖5所示,。

 

 

    該結(jié)構(gòu)包含15個(gè)加法器,、18個(gè)移位器和34個(gè)延遲單元(D)，不再需要額外的乘法器,?？梢怨烙?jì),，該一維5/3小波變換架構(gòu)在FPGA中的實(shí)現(xiàn)需要占用邏輯單元數(shù)量約為40A(A為原始數(shù)據(jù)位寬)。完成一幅大小為N×N的圖像的L級(jí)分解所需時(shí)鐘周期數(shù)為：
  
其中,，W為除去延時(shí),，處理器進(jìn)行實(shí)際運(yùn)算產(chǎn)生有效數(shù)據(jù)所需時(shí)鐘周期個(gè)數(shù)；Ld為行變換和列變換之間的延遲,。Ld=0,，即在此過程中行列變換同時(shí)完成，不會(huì)產(chǎn)生中間數(shù)據(jù),，節(jié)省了大量片上存儲(chǔ)空間,，消除了行列變換的延時(shí)。另外,，外部存儲(chǔ)器讀取次數(shù)有所增加,，但處理器工作時(shí)間明顯縮短，大大降低了系統(tǒng)總功耗,。
3 實(shí)驗(yàn)結(jié)果和分析
    為對本設(shè)計(jì)中的二維小波變換架構(gòu)進(jìn)行功能驗(yàn)證并直觀地觀察進(jìn)行小波分解后的圖像效果,，通過ModelSim軟件對處理器模塊進(jìn)行了仿真，如圖6所示,。

    表1分別就所需的硬件復(fù)雜度,、存儲(chǔ)空間占用量、延遲時(shí)間以及控制電路的復(fù)雜度等方面的性能給出本文設(shè)計(jì)架構(gòu)與現(xiàn)存其他二維DWT架構(gòu)的對比情況,。

    本文以Le Gall 5/3小波為例,，提出了一種直接二維提升小波變換VLSI架構(gòu)。作為基于行的變換架構(gòu)的一種改進(jìn),，該架構(gòu)具有結(jié)構(gòu)簡單,、節(jié)省片上存儲(chǔ)空間、靈活性高等優(yōu)點(diǎn),，為硬件電路實(shí)現(xiàn)二維提升小波變換提出了新的思路,。純計(jì)算邏輯下，其處理速度可達(dá)到157.78 MHz,。
    為對文中提出的架構(gòu)進(jìn)行功能驗(yàn)證,，采用Cyclone II系列 FPGA-EP2C35F672C6搭建其硬件電路。通過實(shí)驗(yàn)證實(shí)能較好地完成預(yù)定的設(shè)計(jì)功能,。

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