隨著市場需求推動存儲器技術(shù)向更高密度,、更優(yōu)性能,、新材料、3D堆棧,、高深寬比 （HAR） 刻蝕和極紫外 （EUV） 光刻發(fā)展,，泛林集團正在探索未來三到五年生產(chǎn)可能面臨的挑戰(zhàn)，以經(jīng)濟的成本為晶圓廠提供解決方案,。

　　增加3D NAND閃存存儲容量的一種方法是堆棧加層,，但堆棧高度的增加會帶來更大的挑戰(zhàn)。雖然這些挑戰(zhàn)中最明顯的是結(jié)構(gòu)穩(wěn)定性問題,，但層數(shù)的增加意味著需要使用更深的通道來觸及每個字線,、以及更窄的狹縫溝槽以隔離連接到位線的通道（圖1）?！　?/p>

　　圖1：隨著3D NAND堆棧超過128層,，堆棧高度接近7微米，并將所需的通道孔和狹縫轉(zhuǎn)變?yōu)楦呱顚挶?（HAR） 特征,，刻蝕的挑戰(zhàn)越來越大,。

　　高深寬比刻蝕的挑戰(zhàn)

　　在硬掩膜沉積和開口形成以便刻蝕垂直通道之前，沉積交替的氧化物和氮化物薄膜層就是3D NAND生產(chǎn)工藝的開始,，高深寬比刻蝕挑戰(zhàn)也從這里開始,。

　　隨著行業(yè)向128層及更多層數(shù)發(fā)展，堆棧深度接近7微米,，硬掩膜的厚度約為2-3微米,，通道孔的深寬比正在接近90到100。

　　在此之后,，應對在大量層中形成狹縫的挑戰(zhàn)之前，會創(chuàng)建圖1所示的“梯式”結(jié)構(gòu),。沉積一層硬掩膜,，將開口圖形化并進行單步刻蝕以在所有的層形成狹縫,。最后，必須去除氮化物層并創(chuàng)建鎢字線,。

　　為了使高深寬比結(jié)構(gòu)的反應離子刻蝕 （RIE） 起作用,，離子和中性反應物之間必須有協(xié)同作用。然而由于多種機制的阻礙,，處理高深寬比結(jié)構(gòu)時,，很容易失去這種協(xié)同作用。

　　圖2：離子和中性反應物被遮蔽,，深寬比相關(guān)傳導以及離子角分布是導致關(guān)鍵尺寸變化,、刻蝕不完全、彎曲和扭曲等缺陷的重要因素,。

　　首先,，高壓會導致等離子鞘層中的離子散射，并分散通常非等向性的離子能量或角分布,。因此,，離子會錯過孔或以更大的角度入射，撞到特征的頂部或側(cè)壁,。這種離子“遮蔽”使離子-中性反應物通量比率偏離協(xié)同作用（圖2）,。

　　如果將離子推下高深寬比特征，離子能量可能會增加,，但這會增加掩膜消耗,，反過來又需要更厚的掩膜或硬掩膜材料的創(chuàng)新。

　　除了這一挑戰(zhàn),，還有離子撞擊側(cè)壁并導致通道某些部位關(guān)鍵尺寸 （CD） 大于所需的問題,。當這種“彎曲”（圖2）變得太大時，可能會導致兩個孔接在一起,。

　　但還有一個更大的問題——沿孔“扭曲”,，這是由于射頻等離子體系統(tǒng)中高階諧波變形的充電效應導致了離子角分布的輕微變化。

　　高深寬比刻蝕問題的解決方案

　　仔細觀察等離子體系統(tǒng),，尤其是射頻子系統(tǒng),，就會發(fā)現(xiàn)一個解決方案。事實證明,，降低頻率,，使得通過高壓鞘層加速的離子傳輸時間接近半周期，就能最大化給定射頻功率的離子能量峰值,。頻率降低和離子能量峰值提升導致離子的角分布減小,，使它們更有可能到達高深寬比特征的底部（圖3）。　　

　　圖3：降低等離子體頻率會減小離子的角分布,，增加它們到達高深寬比特征底部的可能性,。

　　因此，硬件設(shè)計專注向更低頻率,、更高功率和更低占空比發(fā)展,。

　　盡管改變了硬件設(shè)計，但在128層或更多層數(shù)的常用氧化物/氮化物 （ONON） 刻蝕6.9微米深的通道孔仍然非常困難,。

　　因此,，泛林正在測試一種不同的方法來實現(xiàn)所需的刻蝕深度，即先通過設(shè)定（例如5微米）刻蝕通道孔,，然后在側(cè)壁上沉積保護性襯墊,，以避免過度的橫向刻蝕。在隨后的步驟中,，通道孔一直刻蝕到6.9微米,。

　　添加襯墊以在不增加整個結(jié)構(gòu)的關(guān)鍵尺寸的情況下進行額外的1微米刻蝕。雖然這個過程仍然需要諸多優(yōu)化,，但該測試展示了一條很有前途的,、刻蝕更小更深孔的途徑。

　　圖形化面臨的挑戰(zhàn)和協(xié)同優(yōu)化

　　邏輯和存儲的圖形化可能是芯片制造商削減成本和優(yōu)化性能的重中之重?，F(xiàn)在,，這一切都關(guān)乎以最小的變化縮小到更小的結(jié)構(gòu)。這種變化可以通過邊緣定位誤差 （EPE） 來衡量,。

　　例如,，對準孔面臨幾個變量的挑戰(zhàn)，例如線邊緣粗糙度,、掃描儀套準精度誤差以及關(guān)鍵尺寸變化,，包括由EUV曝光隨機誤差引起的局部關(guān)鍵尺寸變化。器件設(shè)計通常受限于變化的極值,，而不是平均值,。比如，管理這些變化以適應最壞的情況可能占用邏輯后端高達50%的區(qū)域,，并大幅增加制造成本,。

　　控制變化的一種方法是通過工藝間協(xié)同優(yōu)化，這通常意味著在刻蝕期間補償光刻誤差,。為了協(xié)同優(yōu)化起作用,，刻蝕設(shè)備必須具有合適的可調(diào)性，以更好地控制跨晶圓以及晶圓到晶圓的刻蝕行為,。

　　因為晶圓總會遇到不同的等離子體條件和氣體分布,，創(chuàng)造受控的溫度變化反過來可以使工藝具備可調(diào)性,，并有助于補償腔室內(nèi)和來自光刻機的變化。

　　控制溫度從而控制刻蝕速率的一種方法是在卡盤和晶圓上創(chuàng)建可調(diào)溫度區(qū),。十多年來,，卡盤已從21世紀初期的單區(qū)設(shè)備演變?yōu)殡p區(qū)設(shè)備，然后是徑向多區(qū),。最近，泛林的Hydra Uniformity System中又演變到了非徑向多區(qū),。

　　簡化多重圖形化

　　主要用于DRAM和PCRAM,、有時用于3D NAND的多重圖形化還面臨著關(guān)鍵尺寸變化的挑戰(zhàn)。圖形化方案增加了工藝步驟的數(shù)量,，而這種增加意味著更多的變化來源,。

　　在自對準四重圖形技術(shù) （SAQP） 中，光刻,、沉積和刻蝕的變化可能導致三種不同的關(guān)鍵尺寸,。例如，在側(cè)墻刻蝕時,，可能會挖入底層,。這種變化導致“間距偏差”，這已成為多重圖形化的重大挑戰(zhàn),。

　　如果刻蝕后可以將側(cè)墻制成正方形,，則可以克服這一挑戰(zhàn)，泛林已經(jīng)通過創(chuàng)造性地使用新型金屬氧化物材料實現(xiàn)這一成果,，無需深挖就可以將SAQP流程從八層簡化為五層,。

　　EUV曝光隨機性的問題

　　EUV光刻預計很快就將成為邏輯和DRAM的主流，因此也需要仔細考慮由此工藝引起的變化,。EUV光刻使用了高能量光子,，并且該工藝容易受到隨機變化的影響。

　　對于孔,，隨機行為會導致局部關(guān)鍵尺寸變化,。在線和空間的情況下，線邊緣粗糙度 （LER） 和線寬粗糙度等缺陷帶來的影響是顯著的,。

　　例如,，隨機性限制通孔良率，并隨通孔關(guān)鍵尺寸縮放不良,。在小通孔關(guān)鍵尺寸處,，即使是250W的掃描儀功率也可能不夠，因此需要材料的創(chuàng)新以及后處理,，以控制隨著功率增加帶來的EUV成本上升,。

　　多年來,，泛林在原子層刻蝕 （ALE） 方面的工作證明了該工藝能夠克服這一挑戰(zhàn)。原子層刻蝕包括表面改性繼而刻蝕的自限性步驟,。當多次重復這一循環(huán)時,，原子層刻蝕可以將特征的高頻粗糙度變得平整。

　　泛林及其合作伙伴在測試中測量了這種效應,，EUV通孔局部關(guān)鍵尺寸均勻性 （LCDU） 因此提升了56%,，從超過3納米變?yōu)?.3納米，對于某些芯片制造商來說可能還會降低到1納米,。

　　局部關(guān)鍵尺寸均勻性的改善在上游有重要影響：由于泛林的刻蝕和沉積工藝可以減少隨機性引起的變化,，因此EUV掃描儀可以使用更低的能量，這種光刻-刻蝕技術(shù)的協(xié)同優(yōu)化可以將EUV成本降低兩倍,。

　　建立實現(xiàn)路線圖的信心

　　現(xiàn)在,，泛林已經(jīng)為高深寬比結(jié)構(gòu)以及原子層工藝開發(fā)了模塊級解決方案，以處理存儲器路線圖中的邊緣定位誤差,。不過,，為了沿著路線圖自信地前進，設(shè)備供應商,、材料供應商和芯片制造商在工藝開發(fā)的早期階段必須共同努力,，以經(jīng)濟且高效的方式滿足存儲器路線圖的所有要求。