1965 年,，戈登·摩爾假設(shè)微芯片上的晶體管數(shù)量大約每?jī)赡攴环?。過(guò)去幾十年表明這是一個(gè)準(zhǔn)確的預(yù)測(cè),，因?yàn)槊總€(gè)新發(fā)布的芯片上都封裝了更多的晶體管,，并且節(jié)點(diǎn)尺寸急劇縮小。

　　盡管如此,，在不對(duì)器件功能產(chǎn)生負(fù)面影響的情況下,，半導(dǎo)體節(jié)點(diǎn)尺寸可以變得多么小是有限度的。根據(jù)麻省理工科技評(píng)論,，半導(dǎo)體行業(yè)已經(jīng)承認(rèn)工藝節(jié)點(diǎn)尺寸將很快停止縮小——我們所知道的摩爾定律將終結(jié),。

　　有效回避此節(jié)點(diǎn)大小限制的一種有前途的方法是芯片級(jí)異構(gòu)集成。這意味著在一個(gè)封裝中連接幾個(gè)專用的,、更小的半導(dǎo)體器件,，以創(chuàng)建系統(tǒng)級(jí)封裝 （SiP），而不是片上系統(tǒng) （SoC）,。通過(guò)將芯片的功能拆分為稱為小芯片的較小設(shè)備,，半導(dǎo)體制造商可以獲得比單片 SoC 更高的產(chǎn)量,。

　　近年來(lái),，隨著基于小芯片的處理器（例如 AMD 的 Zen 2）越來(lái)越受歡迎，行業(yè)研究和開(kāi)發(fā)的重點(diǎn)是提高異構(gòu)架構(gòu)中的芯片到芯片互連能力,。

　　SiP小芯片架構(gòu)的興起

　　除了提高良率外,，異構(gòu)小芯片架構(gòu)還允許制造商通過(guò)在單個(gè)封裝中組合不同類型的內(nèi)核來(lái)創(chuàng)建優(yōu)化的處理器。例如,，異構(gòu)移動(dòng)處理器可以在單獨(dú)的小芯片上同時(shí)具有高性能,、高功耗的內(nèi)核和低性能、低功耗的內(nèi)核,。這允許稱為調(diào)度程序的操作系統(tǒng)程序確定哪些程序（線程）專用于每種類型的內(nèi)核并優(yōu)化整體功率和性能,。

　　即便如此，基于小芯片的設(shè)計(jì)也有其自身的技術(shù)挑戰(zhàn),。SiP 小芯片架構(gòu)的主要障礙之一是構(gòu)建具有成本效益,、高性能和節(jié)能的裸片到裸片互連,。

　　用于芯片間通信的并行互連

　　與其他系統(tǒng)一樣，有兩種廣泛類型的物理層裸片到裸片互連：并行和串行,。并行和串行互連都具有重要的優(yōu)勢(shì),，并且根據(jù) SiP 的幾何形狀使用。通常,，存在三種類型的 SiP 幾何形狀：2D,、2.5D 和 3D。

　　從歷史上看,，基于小芯片的架構(gòu)和 SoC 架構(gòu)通常使用 2D 封裝幾何形狀,。對(duì)于這樣的幾何結(jié)構(gòu)，兩個(gè)小芯片可能相距較遠(yuǎn),，串行 SerDes PHY 通常與僅使用一根線傳輸?shù)臅r(shí)鐘和數(shù)據(jù)一起使用,。

　　SerDes 是一個(gè)串行器/解串器系統(tǒng)。該系統(tǒng)從一個(gè)小芯片接收并行時(shí)鐘和數(shù)據(jù)信號(hào),，將其串行化為單線,，并以非常高的數(shù)據(jù)速率將其通過(guò)基板傳輸?shù)搅硪粋€(gè)小芯片。這對(duì)于較長(zhǎng)的傳輸距離（例如 2D 幾何 SiP 系統(tǒng)中的傳輸距離）很有用,，因?yàn)樗瞬⑿谢ミB中出現(xiàn)的時(shí)鐘和數(shù)據(jù)線之間的時(shí)序偏差,。本文中的時(shí)序偏差是指由于傳輸線中的傳播延遲，數(shù)據(jù)和時(shí)鐘信號(hào)到達(dá)接收器的時(shí)間差異,。

　　然而,，SerDes 互連是有代價(jià)的：由于串行數(shù)據(jù)和時(shí)鐘以及隨后在接收器上恢復(fù)這兩個(gè)信號(hào)所需的復(fù)雜電路，它們通常會(huì)消耗更多功率,。

　　為了解決這個(gè)問(wèn)題,，半導(dǎo)體設(shè)計(jì)公司已經(jīng)開(kāi)始研究使用并行互連和中介層的 2.5D 和 3D 小芯片幾何結(jié)構(gòu)。中介層允許小芯片堆疊并大大減少數(shù)據(jù)和時(shí)鐘信號(hào)需要在小芯片之間傳輸?shù)木嚯x,。此外,，中介層還允許非常高密度的并行連接。

　　因?yàn)?2.5D 和 3D 幾何結(jié)構(gòu)通過(guò)垂直堆疊減少了die之間的距離,，所以時(shí)序偏差不會(huì)像在 2D 幾何結(jié)構(gòu)中那樣成為問(wèn)題,。因此，并行互連提供了功率效率的最佳組合,，同時(shí)仍然能夠匹配 2D 幾何圖形中使用的 SerDes 方法的帶寬,。

　　此外，并行互連還可以實(shí)現(xiàn)低得多的延遲傳輸,，因?yàn)椴辉儆信c SerDes 系統(tǒng)中的序列化,、反序列化、編碼和解碼相關(guān)的任何開(kāi)銷,。事實(shí)上,，英特爾已經(jīng)證明其高級(jí)接口總線 （AIB） 標(biāo)準(zhǔn)與 SerDes 系統(tǒng)相比,，總延遲（延遲）要低得多。

　　標(biāo)準(zhǔn)化 Chiplet 互連協(xié)議

　　隨著高性能計(jì)算和機(jī)器學(xué)習(xí)的興起,，異構(gòu)處理器必須處理的工作負(fù)載急劇增加,。因此，宣布了一項(xiàng)名為Universal Chiplet Interconnect Express （UCIe）的新協(xié)議標(biāo)準(zhǔn),，以幫助在整個(gè)半導(dǎo)體行業(yè)建立一個(gè)開(kāi)放的小芯片生態(tài)系統(tǒng),。UCIe 是一種分層協(xié)議，它指定了物理層,、die-to-die 適配器層和協(xié)議層,。它允許 2D 和 2.5D 幾何形狀用于封裝，如下圖所示,。

　　UCIe 力求成為整個(gè)半導(dǎo)體行業(yè)使用的節(jié)能和成本效益標(biāo)準(zhǔn),，并可能在未來(lái)的異構(gòu)架構(gòu)中發(fā)揮關(guān)鍵作用。