隨著半導(dǎo)體技術(shù)和深壓微米工藝的不斷發(fā)展，IC的開關(guān)速度目前已經(jīng)從幾十MHz增加到幾百M(fèi)Hz, 甚至達(dá)到幾GHz,。在高速PCB 設(shè)計中,，工程師經(jīng)常會碰到誤觸發(fā)、阻尼振蕩,、過沖,、欠沖,、串?dāng)_等信號完整性問題,。本文將探討它們的形成原因、計算方法以及如何采用IBIS仿真方法解決這些問題,。
1 信號完整性定義
　　信號完整性(Signal Integrity,，簡稱SI)指的是信號線上的信號質(zhì)量。信號完整性差不是由單一因素造成的，而是由板級設(shè)計中多種因素共同引起的,。破壞信號完整性的原因包括反射,、振鈴、地彈,、串?dāng)_等,。隨著信號工作頻率的不斷提高，信號完整性問題已經(jīng)成為高速PCB工程師關(guān)注的焦點,。
2 反射
2.1反射的形成和計算
　　傳輸線上的阻抗不連續(xù)會導(dǎo)致信號反射,，當(dāng)源端與負(fù)載端阻抗不匹配時，負(fù)載將一部分電壓反射回源端,。如果負(fù)載阻抗小于源阻抗,，反射電壓為負(fù)；如果負(fù)載阻抗大于源阻抗,，反射電壓為正,。反射回來的信號還會在源端再次形成反射，從而形成振蕩?，F(xiàn)以圖1所示的理想傳輸線模型為例,，分析與信號反射有關(guān)的重要參數(shù)。

　　圖中,，理想傳輸線L被內(nèi)阻為R₀的數(shù)字信號驅(qū)動源V_S驅(qū)動,，傳輸線的特性阻抗" title="特性阻抗">特性阻抗為Z₀，負(fù)載阻抗為R_L,。如果終端阻抗(B點)跟傳輸線阻抗(A點)不匹配,，就會形成反射，反射回來的電壓幅值由負(fù)載反射系數(shù)ρ_L決定,。ρ_L可由式(1)得出：
　　
　　從終端反射回的電壓到達(dá)源端時,，可再次反射回負(fù)載端，形成二次反射,，此時反射電壓的幅值由源反射系數(shù)ρ_S決定,。ρ_S可由式(2)得出：
　　
　　精確計算反射系數(shù)和反射電壓的關(guān)鍵是確定傳輸線的特征阻抗，它不僅僅是印制線的電阻,。當(dāng)印制線上傳輸?shù)男盘査俣瘸^100MHz時,，必須將印制線看成是帶有寄生電容和電感的傳輸線，而且在高頻下會有趨膚效應(yīng)和電介質(zhì)損耗,，這些都會影響傳輸線的特征阻抗,。按照傳輸線的結(jié)構(gòu)，可以將它分為微帶線" title="微帶線">微帶線和帶狀線,。
2.1.1 表層微帶線的特性阻抗
　　微帶線是位于接地層上由電介質(zhì)隔開的印制導(dǎo)線,其模型如圖2所示,。印制導(dǎo)線的厚度、寬度、印制導(dǎo)線與地層的距離以及電介質(zhì)的介電常數(shù)" title="介電常數(shù)">介電常數(shù)決定了微帶線的特性阻抗,。計算公式如下：
　　

　　式中,Z₀是微帶線的特性阻抗(Ω),，w是印制導(dǎo)線寬度(英寸)，t是印制導(dǎo)線厚度(英寸),，h是電介質(zhì)厚度(英寸),，ε_r是印制電路板電介質(zhì)的相對介電常數(shù)。
2.1.2 層間帶狀線的特性阻抗
　　帶狀線是介于兩個接地層之間的印制導(dǎo)線,，其模型如圖3所示,。它的特性阻抗和印制導(dǎo)線的寬度、厚度,、電介質(zhì)的介電常數(shù)以及兩個接層的距離有關(guān),。特性阻抗的計算公式如下：
　　

　　式中,Z₀是微帶線的特性阻抗(Ω)，w是印制導(dǎo)線寬度(英寸),，t是印制導(dǎo)線厚度(英寸),，h是電介質(zhì)厚度(英寸)，εr是印制電路板電介質(zhì)的相對介電常數(shù),。
2.1.3 非對稱帶狀線的特性阻抗
　　非對稱帶狀線模型如圖4所示,。

　　特性阻抗的計算公式如下：
　　
　　式中,Z₀是微帶線的特性阻抗(Ω)，w是印制導(dǎo)線寬度(英寸),，t是印制導(dǎo)線厚度(英寸),，h是電介質(zhì)厚度(英寸)，c是印制導(dǎo)線之間的距離,，ε_r是印制電路板電介質(zhì)的相對介電常數(shù),。
2.2反射引起的問題及解決方法
　　由于存在傳輸線效應(yīng)，從反射的角度來看,，會出現(xiàn)以下信號完整性問題：
　　(1)信號反射形成信號振蕩,。反射回來的信號會在源端和終端之間形成多次反射，加上傳輸線效應(yīng)引起的過大的電感和電容,，會導(dǎo)致信號振蕩,，即在一個邏輯電平附近上下震蕩。這種現(xiàn)象尤其會出現(xiàn)在周期性的時鐘信號上,，從而導(dǎo)致系統(tǒng)失敗,。
　　(2)信號反射會形成信號過沖和下沖。雖然一般來說每個信號的輸入端都具有保護(hù)作用的齊納二極管,，但過沖電平有時會遠(yuǎn)遠(yuǎn)超過元件電源電壓范圍,，損壞元器件。
　　(3)多次跨越邏輯電平門限,。信號在跳變的過程中可能多次跨越邏輯電平門限,，它是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近,，多次跨越邏輯電平門限會導(dǎo)致邏輯功能紊亂,。
　　解決反射的根本辦法是使信號具有良好的終端匹配，控制傳輸線的長度,。同時也可利用IBIS仿真對系統(tǒng)信號進(jìn)行優(yōu)化,。

3串?dāng)_
3.1串?dāng)_的形成和計算
　　在高速信號系統(tǒng)設(shè)計中，反射屬于單信號線現(xiàn)象,，當(dāng)然包括地平面回路,。但串?dāng)_不同，它是兩條信號線之間以及地平面之間的耦合,，所以又稱為三線系統(tǒng),。形成串?dāng)_的根本原因是信號變化引起周邊的電磁場發(fā)生變化，特別是對于高速信號,，信號的上升和下降沿的時間可以達(dá)到ps級,，高頻分量非常豐富，信號線之間的寄生電容和電感容易成為串?dāng)_信號的耦合通道,。下面以圖5所示的傳輸線耦合模型為例進(jìn)行分析,。傳輸線上分布著電感分量和電容分量，所以整個信號之間的串?dāng)_由兩部分組成,，即容性耦合干擾和感性耦合干擾,。容性耦合干擾是由于干擾源(Aggressor)上的電壓變化在被干擾對象(Victim)上引起感應(yīng)電流從而導(dǎo)致的電磁干擾，而感性耦合干擾則是由于干擾源上的電流變化產(chǎn)生的磁場在被干擾對象上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾,。感性串?dāng)_和容性串?dāng)_的基本分析公式如下：
　　
　　式中,L_m是互感,，R_a是干擾源的終端匹配電阻，T_r是信號上升沿的時間,。
　　
　　式中,C_m是耦合電容,，R_a是被干擾對象的終端匹配電阻，T_r是信號上升沿的時間,。
3.2 影響因素
　　從上面的公式可以看出,，串?dāng)_的大小與很多因素有關(guān)，如信號的速率,、信號的上升沿和下降沿的速率,、PCB板層的參數(shù)、信號線間距,、驅(qū)動端和接收端的電氣特性及線端接方式等,。
3.2.1 串?dāng)_線平行長度和間距對串?dāng)_的影響
　　印制電路板基材與兩面的印制導(dǎo)線可看作一個電容器，其電容C可用平板電容器的計算公式來粗略地計算,。
　　
　　式中, A是兩面導(dǎo)線重疊的面積(mm²),b是層壓板電介質(zhì)厚度(mm),，ε_r是壓板的相對介電常數(shù),。
　　當(dāng)串?dāng)_信號線之間的平行長度增加時，將增加兩傳輸線之間重疊的面積,，所以線之間的耦合電容也會增加,，從而增大電流串?dāng)_。同理,，當(dāng)傳輸線之間的間距減少時,，兩個耦合的傳輸線之間的耦合電容也會增加，從而增加串?dāng)_的數(shù)值,。在高速電路設(shè)計中,，重要的是減少串?dāng)_的數(shù)值，這樣就要從結(jié)構(gòu)上減小平行的長度,，而且線間的間距也不能太小,。
3.2.2 信號頻率和沿速率對串?dāng)_的影響
　　在串?dāng)_效應(yīng)中，除了信號本身的傳輸頻率外,，影響很大的還有信號上升時間和下降時間,。在現(xiàn)代設(shè)計中，經(jīng)常會出現(xiàn)幾百兆赫茲的時鐘信號和數(shù)字信號,，這些信號的上升沿可以達(dá)到ps級,。在這種情況下，信號的上升時間和下降時間對串?dāng)_的影響是不可忽視的,。
　　假設(shè)存在一個如圖6所示的串?dāng)_模型,。其中，兩線的線寬均為w,，兩線的線間距為P,，而兩線的平行長度為L，如不特殊說明,，w,、P和L的取值分別為w=5mils，P=5mils,，L=1.3inches,，兩線均為頂層微帶傳輸線。PCB板的電介質(zhì)介電常數(shù)ε_r為4.5,。分別在不同的頻率和沿速率情況下對它進(jìn)行仿真,。干擾源信號的頻率不同時，對應(yīng)的串?dāng)_表現(xiàn)如表1所示,。

　　在同樣干擾信號頻率(f=20MHz)下,，不同干擾源沿速率所產(chǎn)生的信號串?dāng)_情況如圖7所示。圖中標(biāo)記“1”和標(biāo)記“2”箭頭分別指被干擾對象的遠(yuǎn)端和近端串?dāng)_波形,。

3.3解決方法
　　從上面的分析來看,，在高速電路設(shè)計中,，除了信號頻率對串?dāng)_有較大影響外，信號的邊沿變化(上升沿和下降沿)對串?dāng)_的影響更大,，邊沿變化越快,，串?dāng)_越大。所以解決串?dāng)_的方法主要從減少干擾源強(qiáng)度和切斷干擾路徑兩個方面進(jìn)行,，有以下幾種方法：
　　(1)串?dāng)_與信號頻率成正比，而且在數(shù)字電路中,，信號的邊沿變化(上升沿和下降沿)對串?dāng)_的影響最大,，邊沿變化越快高頻分量越豐富，串?dāng)_越大,，所以盡量少地使用dV/dt高的信號,，在超高速設(shè)計中可以使用低電壓差分信號或其它差分信號。
　　(2)在布線空間允許的條件下,，在串?dāng)_較嚴(yán)重的兩條線之間插入一條地線或地平面,，可以起到隔離的作用，從而減小串?dāng)_,。
　　(3)加大線間距,，減小線的平行長度，必要時可以以jog(凹凸)方式走線,。
　　(4)對于信號速率比較高的信號,，可以將它走線經(jīng)過的微帶線和帶狀線控制在地平面8mil距離內(nèi)，這樣可以顯著減少串?dāng)_,。
　　(5)控制傳輸線阻抗,，加入端接匹配電阻以減小或消除反射，從而減小串?dāng)_,。
4 IBIS 仿真
　　由于在高速電路設(shè)計中存在許多的信號完整性問題,，為了確保產(chǎn)品的性能和縮短開發(fā)周期，迫切需要進(jìn)行電路的板級仿真,。仿真的手段主要有SPICE仿真和I/O Buffer Information Specification(簡稱IBIS)仿真等,。IBIS模型只涉及器件I/O buffer的電氣特性，不包含器件內(nèi)核的結(jié)構(gòu),、工藝和性能等信息,，從而有效保護(hù)了IC開發(fā)商的知識產(chǎn)權(quán)，因此與SPICE模型相比,， IBIS模型比較容易從器件生產(chǎn)廠家獲得,；同時IBIS仿真具有很高的精度，而且其仿真速度比SPICE仿真速速快25倍左右,。本文只介紹IBIS 仿真,。
4.1 IBIS模型的組成要素
　　按器件引腳輸入,、輸出性質(zhì)的不同，IBIS模型中所包含的要素也不同,。主要有兩種,，即輸出引腳和輸入引腳模型，圖8描述的是輸出引腳的模型,。模塊1表示自器件Pad到Pin的寄生參數(shù),，其中C_comp表示由輸出Pad、鉗位二極管引起的輸出電容,，L_pkg,、R_pkg以及C_pkg表示由綁定引線和Pin引起的電感、電阻和電容,。模塊2表示器件內(nèi)部的ESD保護(hù)二極管或鉗位二極管,，模塊3表示開關(guān)管的開關(guān)動態(tài)特性，在模型文件中用dV/dt表示,，決定信號的沿速率,。模塊4和模塊5分別表示下拉開關(guān)管和上拉開關(guān)管，用模型文件中的V/I曲線表示,。圖9描述的是輸入引腳的IBIS模型,，它只包含模塊1和模塊2。

4.2 IBIS模型仿真步驟
　　由于IBIS仿真模型不但含有每個引腳的寄生參數(shù),，如封裝寄生電感,、電容和電阻， 而且有表示信號沿速率的dV/dt和端口特征的V/I曲線,，所以IBIS仿真具有精度高,、仿真速度快的特點，被現(xiàn)在的EDA軟件廣泛采用,，如Cadence 和 Mentor等,。下面介紹Cadence軟件的仿真步驟：
　　(1)從半導(dǎo)體廠家獲取IBIS模型。
　　(2)進(jìn)行IBIS模型的校正,，這一點非常重要,，因為有時候廠家提供的IBIS模型有錯誤。
　　(3)在原理圖設(shè)計時,，將相應(yīng)的IBIS模型賦予每個器件,，然后進(jìn)行PCB設(shè)計。
　　(4)提取需要仿真的每個網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu),。
　　(5)在源端加上激勵,，然后進(jìn)行仿真。如果存在信號完整性問題,，可以修改終端匹配或PCB設(shè)計,，然后再進(jìn)行仿真,，直到滿足信號完整性要求。
　　信號完整性設(shè)計已經(jīng)成為高速PCB設(shè)計中非常重要的一環(huán),，需要從原理圖設(shè)計開始進(jìn)行考慮,，并采用IBIS仿真加速設(shè)計的進(jìn)度和保證設(shè)計的成功。當(dāng)然由于IBIS模型不涉及到IC內(nèi)部的晶體管結(jié)構(gòu),，同時對外面的被動器件和結(jié)構(gòu)(如過孔)描述不夠精確,，所以對于超高速PCB(信號傳輸速率超過1Gb/s)的設(shè)計，可以采用SPICE仿真,，同時采用三維電磁場提取過孔的SPICE模型,。限于篇幅，本文沒有討論這些問題,，可參考相關(guān)文獻(xiàn),。