??? 摘? 要: 描述了高速數(shù)字電路中典型的信號完整性" title="信號完整性">信號完整性問題,分析了各種破壞信號完整性的原因及解決方案,并結(jié)合一個(gè)實(shí)際的高速DSP系統(tǒng),闡述實(shí)現(xiàn)信號完整性的具體方法,。?
??? 關(guān)鍵詞: 信號完整性? 端接? DSP系統(tǒng)
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??? 現(xiàn)在的高速數(shù)字系統(tǒng)" title="高速數(shù)字系統(tǒng)">高速數(shù)字系統(tǒng)的時(shí)鐘頻率可能高達(dá)數(shù)百兆Hz,其快斜率瞬變和極高的工作頻率,以及很大的電路密集度,必將使得系統(tǒng)表現(xiàn)出與低速設(shè)計(jì)截然不同的行為,出現(xiàn)了信號完整性問題,。破壞了信號完整性將直接導(dǎo)致信號失真,、定時(shí)錯(cuò)誤,以及產(chǎn)生不正確數(shù)據(jù),、地址和控制信號,從而造成系統(tǒng)誤工作甚至導(dǎo)致系統(tǒng)崩潰,。因此,信號完整性問題已經(jīng)越來越引起高速數(shù)字電路設(shè)計(jì)人員的關(guān)注,。?
1 信號完整性問題及其產(chǎn)生機(jī)理?
??? 信號完整性SI(Signal Integrity)涉及傳輸線上的信號質(zhì)量及信號定時(shí)的準(zhǔn)確性,。在數(shù)字系統(tǒng)中對于邏輯1和0,總有其對應(yīng)的參考電壓,正如圖1(a)中所示:高于ViH的電平是邏輯1,而低于ViL的電平視為邏輯0,圖中陰影區(qū)域則可視為不確定狀態(tài),。而由圖1(b)可知,實(shí)際信號總是存在上沖,、下沖和振鈴,其振蕩電平將很有可能落入陰影部分的不確定區(qū)。信號的傳輸延遲" title="傳輸延遲">傳輸延遲會直接導(dǎo)致不準(zhǔn)確的定時(shí),如果定時(shí)不夠恰當(dāng),則很有可能得到不準(zhǔn)確的邏輯,。例如信號傳輸延遲太大,則很有可能在時(shí)鐘的上升沿或下降沿處采不到準(zhǔn)確的邏輯,。一般的數(shù)字芯片都要求數(shù)據(jù)必須在時(shí)鐘觸發(fā)沿的tsetup前即要穩(wěn)定,才能保證邏輯的定時(shí)準(zhǔn)確(見圖1(c))。對于一個(gè)實(shí)際的高速數(shù)字系統(tǒng),信號由于受到電磁干擾等因素的影響,波形可能會比我們想象中的更加糟糕,因而對于tsetup的要求也更加苛刻,這時(shí),信號完整性是硬件系統(tǒng)設(shè)計(jì)中的一個(gè)至關(guān)重要的環(huán)節(jié),必須加以認(rèn)真對待,。?
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??? 一個(gè)數(shù)字系統(tǒng)能否正確工作其關(guān)鍵在于信號定時(shí)是否準(zhǔn)確,信號定時(shí)與信號在傳輸線上的傳輸延遲和信號波形的損壞程度有關(guān),。信號傳輸延遲和波形破損的原因復(fù)雜多樣,但主要是以下三種原因破壞了信號完整性:?
??? (1)反射噪聲? 其產(chǎn)生的原因是由于信號的傳輸線、過孔以及其它互連所造成的阻抗不連續(xù),。?
??? (2)信號間的串?dāng)_" title="串?dāng)_">串?dāng)_? 隨著印刷板上電路的密集度不斷增加,信號線間的幾何距離越來越小,這使得信號間的電磁耦合已經(jīng)不能忽略,這將急劇增加信號間的串?dāng)_,。?
??? (3)電源、地線噪聲? 由于芯片封裝與電源平面間的寄生電感和電阻的存在,當(dāng)大量芯片內(nèi)的電路和輸出級同時(shí)動作時(shí),會產(chǎn)生較大的瞬態(tài)電流,導(dǎo)致電源線上和地線上的電壓波動和變化,這也就是我們通常所說的地跳,。?
??? 一個(gè)數(shù)字系統(tǒng)的結(jié)構(gòu)可能非常復(fù)雜,它可能包括子板,、母板和底板,板間連接是通過一些連接子或者電纜來實(shí)現(xiàn)的,而高速印制板上的信號則是通過傳輸線、過孔以及芯片的輸入輸出引腳來進(jìn)行互連的,。這些物理連接(包括地平面和電源平面)由于存在著傳輸特性的差異,從而使信號完整性遭到了破壞,。因此,為保證一個(gè)高速數(shù)字系統(tǒng)正常工作,必須消除因?yàn)槲锢磉B接不當(dāng)而產(chǎn)生的負(fù)面影響。?
2 保證信號完整性的方法?
??? 當(dāng)信號線的長度大于傳輸信號的波長時(shí),這條信號線就應(yīng)該被看作是傳輸線(長線),并且需要考慮印制板上的線間互連和板層特性對電氣性能的影響,。在高速系統(tǒng)" title="高速系統(tǒng)">高速系統(tǒng)中,信號線通常被建模為一個(gè)R-L-C梯形電路的級連,。由于信號線上各處的分布參數(shù)存在差異,尤其是在芯片的輸入,、輸出引腳處,這種差異更加明顯,。由于阻抗的不匹配,會導(dǎo)致信號在信號線上產(chǎn)生很大的反射。消除反射的習(xí)慣做法是盡量減小高速傳輸線的長度,以減小信號線的傳輸線效應(yīng),。實(shí)際上我們還可以在輸出,、輸入端處端接匹配電阻來達(dá)到阻抗匹配的目的,并以此來消除信號的反射。?
??? 當(dāng)幾條高速信號并行走線且這些信號線之間的距離很近時(shí),就不能忽略串?dāng)_對系統(tǒng)的影響,。兩條并行的信號線之間的串?dāng)_可以用圖2來建模,圖中“非門”輸出線上的信號會在“與非門”的輸出線上產(chǎn)生干擾,。反過來,“與非門”輸出線上的信號也會在非門輸出線上產(chǎn)生干擾。從圖中可以看到:如果兩條并行線之間的距離越小,并行線并行的長度越長,則并行線間的感性耦合、容性耦合就越大,串?dāng)_也就越大,。從減小感性耦合和容性耦合的角度來看,消除串?dāng)_的最有效的方法是增大并行線間的間距,同時(shí)盡量減小并行線的并行長度,。當(dāng)然也可以改變印制板上的絕緣介質(zhì)特性參數(shù)來減小這種耦合,以達(dá)到減小串?dāng)_的目的,但這可能會增加制板的費(fèi)用。?
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??? 有時(shí)候在PCB板尺寸要求很苛刻的情況下,未必能夠保證并行線間的足夠空間,因此要適當(dāng)改變布線策略,盡可能地保護(hù)比較重要的信號線,并依靠端接來大幅度地消除串?dāng)_,?；诓煌牟季€拓?fù)浣Y(jié)構(gòu),端接的策略也可能不同,主要有以下三種方式:單負(fù)載網(wǎng)路一般采用串行端接;菊花鏈結(jié)構(gòu)一般采用AC并行端接;星形布線一般也采用AC并行端接(如圖3所示)。?
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??? 電源噪聲一直就是讓設(shè)計(jì)人員頭痛的問題,尤其在高速設(shè)計(jì)中,消除電源噪聲就不再像在每一個(gè)芯片的供電引腳上并聯(lián)電容進(jìn)行電源濾波那么簡單了,。采用π型等效電路以及磁珠等,會給清除電磁干擾帶來一定好處,。但是在高速系統(tǒng)中,由于高頻信號在傳導(dǎo)的過程中,其信號回流通過電源系統(tǒng)(尤其是多層板中的平面層)所造成的高頻串?dāng)_,才是高速系統(tǒng)中電源噪聲的最大來源。?
??? 有效地旁路地和電源上的反彈噪聲,即在合適的地方增加去耦電容,例如一個(gè)高速信號的過孔也可能會對電源產(chǎn)生很大的噪聲,因此在高速過孔附近加上去耦電容是非常必要的,。同時(shí)還要注意消除系統(tǒng)中的不同電源間的互相干擾,一般的做法是在一點(diǎn)處連接,中間采用EMI濾波器,。?
3 DSP系統(tǒng)中信號完整性的實(shí)例?
??? 在正交頻分復(fù)用OFDM調(diào)制解調(diào)系統(tǒng)中,時(shí)鐘率高達(dá)167MHz,時(shí)鐘沿時(shí)間為0.6ns,系統(tǒng)構(gòu)成中有TMS320C6701 DSP以及SBSRAM、SDRAM,、FIFO,、FLASH和FPGA(如圖4所示)。其中FIFO采用異步FIFO,主要用作與前端接口的數(shù)據(jù)緩存;DSP的DMA高速地將數(shù)據(jù)搬移到SBSRAM或者SDRAM中;DSP處理完數(shù)據(jù)由多通道緩沖串口(MCBSP)將BIT流輸出到FPGA中進(jìn)行解碼處理,。由于系統(tǒng)工作在很高的時(shí)鐘頻率上,所以系統(tǒng)的信號完整性問題就顯得十分重要,。?
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??? 首先對系統(tǒng)進(jìn)行分割,系統(tǒng)中不僅有高速部分,也有異步的低速部分,分割的目的是要重點(diǎn)保護(hù)高速部分。DSP與SBSRAM,、SDRAM接口是同步高速接口,對它的處理是保證信號完整性的關(guān)鍵;與FIFO,、FLASH、FPGA接口采用異步接口,速率可以通過寄存器進(jìn)行設(shè)置,信號完整性要求容易達(dá)到,。高速設(shè)計(jì)部分要求信號線盡量短,盡量靠近DSP,。如果將DSP的信號線直接接到所有的外設(shè)上,一方面DSP的驅(qū)動能力可能達(dá)不到要求,另一方面由于信號布線長度的急劇增加,必然會帶來嚴(yán)重的信號完整性問題。所以,在該系統(tǒng)中具體的處理辦法是將高速器件與異步低速器件進(jìn)行隔離(如圖4所示),在這里采用TI的SN74LVTH162245實(shí)現(xiàn)數(shù)據(jù)隔離,利用準(zhǔn)確的選通邏輯將不同類型數(shù)據(jù)分開;用SN74ALB16244構(gòu)成地址隔離,同時(shí)還增強(qiáng)了DSP的地址驅(qū)動能力,。這種解決方案可以縮短高速信號線的傳輸距離,以達(dá)到信號完整性的要求,。?
??? 其次是對系統(tǒng)中高速時(shí)鐘信號與關(guān)鍵信號進(jìn)行完整性設(shè)計(jì)。與SBSRAM接口的時(shí)鐘高達(dá)167MHz,與SDRAM接口的時(shí)鐘高達(dá)80MHz,時(shí)鐘信號傳輸延遲大小和信號質(zhì)量的優(yōu)劣將直接關(guān)系到系統(tǒng)的定時(shí)是否準(zhǔn)確,。在設(shè)計(jì)布局布線時(shí),總是優(yōu)先考慮這些重要的時(shí)鐘線,即通過規(guī)劃時(shí)鐘線,使得時(shí)鐘線的連線遠(yuǎn)離其它的信號線;連線盡量短,并且加上地線保護(hù),。本系統(tǒng)中由于要求大量存儲器(使用了4片SDRAM),對于要求較高的同步時(shí)鐘來說,如果采用星型布局,就很難保證時(shí)鐘的扇出能力,而且還將導(dǎo)致PCB布線尺寸的增大,從而直接影響信號完整性。因此很有必要采用時(shí)鐘緩沖器來產(chǎn)生4個(gè)同相的,、延遲極小且一致的時(shí)鐘,分別接到4片SDRAM上,這樣不但增加了時(shí)鐘信號的驅(qū)動能力,同時(shí)很好地保證了信號完整性(如圖5所示),。對于其它的關(guān)鍵信號諸如FIFO的讀寫信號等,也應(yīng)盡心設(shè)計(jì)。?
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??? 第三點(diǎn)是解決信號的反射,、串?dāng)_噪聲問題,。這一點(diǎn)在一個(gè)高速系統(tǒng)中顯得尤其重要,解決的辦法是通過采用先進(jìn)的EDA工具,選擇正確的布線策略和端接方式,從而得到理想的信號波形。在設(shè)計(jì)本系統(tǒng)時(shí),基于IBIS模型,使用Hyperlynx進(jìn)行設(shè)計(jì)前仿真,根據(jù)仿真結(jié)果,選擇出最優(yōu)的布線策略,。圖6為端接和未加端接的信號波形及串?dāng)_波形圖,從圖中可以看到端接對消除反射,、振蕩和串?dāng)_起到了明顯的作用,。?
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??? 最后是解決系統(tǒng)中的電源和EMI問題。首先一定要盡量減小系統(tǒng)中的各種電源之間的互相影響,如數(shù)字電源和模擬電源通常只在一點(diǎn)處連接,且中間加磁珠濾波;還要選擇合適的位置放置去耦電容,做到有效地旁路電源和地線上的反彈噪聲;最后是在印制板的頂(TOP)層和底(BOTTOM)層大面積鋪銅,用較多的過孔將這些地平面連接在一起,這些措施對解決EMI和電源噪聲都能起到積極的作用,。?
??? 該系統(tǒng)采用自頂向下的設(shè)計(jì)方案,首先進(jìn)行系統(tǒng)級設(shè)計(jì),將兼容的器件放置在相對集中的區(qū)域;然后進(jìn)行重要信號的設(shè)計(jì),保證在重要信號的設(shè)計(jì)規(guī)則下順利布線;接下來用EDA軟件輔助消除反射,、串?dāng)_等噪聲;最后進(jìn)行電源和EMI設(shè)計(jì)。該系統(tǒng)現(xiàn)已調(diào)試通過,實(shí)踐證明以上保證信號完整性的措施是必要而且正確的,。?
??? 隨著新工藝,、新器件的迅猛發(fā)展,高速器件的應(yīng)用變得越來越普遍,高速電路設(shè)計(jì)也就成了普遍需要的技術(shù)。信號完整性的分析在高速設(shè)計(jì)中的作用舉足輕重,只有解決好高速設(shè)計(jì)中的信號完整性,高速系統(tǒng)才能準(zhǔn)確,、穩(wěn)定地工作,。本文提出了若干保證信號完整性的方法和措施,并通過具體高速數(shù)字系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn),驗(yàn)證了這些方法的可行性,僅供硬件工程師借鑒和參考。?
參考文獻(xiàn)?
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