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基于Matlab的無(wú)失真模擬濾波器設(shè)計(jì)

介紹用Matlab設(shè)計(jì)出一個(gè)由低通,、帶阻,、相移濾波器構(gòu)成的無(wú)失真模擬濾波器方法。分別給出各個(gè)濾波器的設(shè)計(jì)過(guò)程、仿真結(jié)果,、實(shí)際電路圖，并在最后給出了經(jīng)過(guò)無(wú)失真濾波器后輸出信號(hào)的眼圖,。眼圖結(jié)果表明,，無(wú)失真濾波器的幅頻、相頻特性良好,。說(shuō)明用Matlab設(shè)計(jì)模擬濾波器簡(jiǎn)單,、方便、有效,，是一個(gè)在濾波器設(shè)計(jì)方面很有力的工具,。

發(fā)表于：4/1/2012

MATLAB助力4G通信系統(tǒng)設(shè)計(jì)與開(kāi)發(fā)

隨著對(duì)更高數(shù)據(jù)速率和更快信號(hào)傳輸?shù)男枨笕找嬖鲩L(zhǎng)，以及通信標(biāo)準(zhǔn)的不斷更新,，現(xiàn)代通信系統(tǒng)的設(shè)計(jì)面臨諸多挑戰(zhàn),，如更寬帶寬、更加智能,、更高兼容性,、更高品質(zhì)的多媒體支持以及更加低廉的通信成本等。這就使得開(kāi)發(fā)者在通信系統(tǒng)的設(shè)計(jì)過(guò)程中需留意快速的設(shè)計(jì)迭代,、可重用與可配置設(shè)計(jì),。

發(fā)表于：3/31/2012

意法半導(dǎo)體 (ST) 采用SpringSoft VIA平臺(tái)建立定制驗(yàn)證應(yīng)用

全球EDA領(lǐng)導(dǎo)廠商SpringSoft今天宣布，意法半導(dǎo)體 (ST) 已采用SpringSoft新推出的Verdi協(xié)作應(yīng)用平臺(tái)（Verdi Interoperability Apps, VIA）,，并成功建立使用于Verdi自動(dòng)偵錯(cuò)系統(tǒng)中的定制驗(yàn)證應(yīng)用程序,，以在ST的芯片設(shè)計(jì)流程中大幅提高產(chǎn)能。

發(fā)表于：3/29/2012

詳解PCB設(shè)計(jì)中地線的干擾與抑制

本文對(duì)地線產(chǎn)生干擾的原因進(jìn)行分析,，詳細(xì)介紹了地線產(chǎn)生干擾的三種類型,，并根據(jù)實(shí)際應(yīng)用中的經(jīng)驗(yàn)提出了解決措施。這些抗干擾方法在實(shí)際應(yīng)用中取得了良好的效果,，使一些系統(tǒng)在現(xiàn)場(chǎng)成功運(yùn)行,。

發(fā)表于：3/26/2012

時(shí)鐘抖動(dòng)時(shí)域分析（二）

本文介紹了使用某個(gè)濾波或未濾波時(shí)鐘源時(shí)，如何正確地估算數(shù)據(jù)轉(zhuǎn)換器的SNR,。表9 概括了得到的結(jié)果,。盡管時(shí)鐘輸入的帶通濾波器對(duì)于最小化時(shí)鐘抖動(dòng)是必要的，但實(shí)驗(yàn)表明它會(huì)降低時(shí)鐘轉(zhuǎn)換速率,，并使ADC 的孔徑抖動(dòng)降級(jí),。因此,，最佳的時(shí)鐘解決方案應(yīng)包括一個(gè)限制相噪影響的帶通濾波器，以及一定的時(shí)鐘振幅放大和轉(zhuǎn)換速率,，目的是最小化ADC 的孔徑抖動(dòng),。

發(fā)表于：3/21/2012

Mathworks 完善代碼生成工具家族系列

新版本的 MATLAB 和 Simulink引進(jìn)了 HDL Coder，可以從 MATLAB 或 Simulink中自動(dòng)生成 HDL 代碼,，用于 FPGA 或 ASIC 上的原型設(shè)計(jì)和實(shí)現(xiàn),；此外，還發(fā)布了 HDL Verifier,，用來(lái)取代 EDA Simulator Link 并增加 Altera FPGA 硬件在環(huán)支持,。有了這兩個(gè)產(chǎn)品，MathWorks 現(xiàn)在可提供利用 MATLAB 和 Simulink 進(jìn)行 HDL 代碼生成和驗(yàn)證的能力,。R2012a 還更新了 84 種其它產(chǎn)品,，包括Polyspace 嵌入式軟件驗(yàn)證產(chǎn)品。

發(fā)表于：3/20/2012

基于Extend的艦船裝備維修流程建模與仿真研究

通過(guò)分析一般艦船裝備的維修流程,，應(yīng)用現(xiàn)有流程仿真軟件Extend平臺(tái)對(duì)艦船裝備的維修流程進(jìn)行建模和仿真,。設(shè)置模型參數(shù)，根據(jù)模型運(yùn)行結(jié)果分析模型設(shè)置的合理性,，對(duì)維修的決策進(jìn)行優(yōu)化,。

發(fā)表于：3/16/2012

MATHWORKS 應(yīng)用基于模型的設(shè)計(jì)為ISO 26262 項(xiàng)目提供定制服務(wù)

MathWorks日前宣布針對(duì) ISO 26262 項(xiàng)目啟動(dòng)專用的基于模型的設(shè)計(jì)的咨詢服務(wù)。現(xiàn)在,，汽車工程師在使用MATLAB和Simulink開(kāi)發(fā)需要滿足 ISO 26262 標(biāo)準(zhǔn)的高完整性嵌入式系統(tǒng)時(shí),，就可以應(yīng)用ISO 26262 流程部署咨詢服務(wù)。

發(fā)表于：3/14/2012

Synopsys為更快速的SoC驗(yàn)證推出下一代驗(yàn)證IP

球領(lǐng)先的電子器件和系統(tǒng)設(shè)計(jì),、驗(yàn)證和制造軟件及知識(shí)產(chǎn)權(quán)（IP）供應(yīng)商新思科技有限公司（Synopsys, Inc.,，納斯達(dá)克股票市場(chǎng)代碼：SNPS）日前宣布：推出基于全新VIPER架構(gòu)的DiscoveryTM 系列驗(yàn)證知識(shí)產(chǎn)權(quán)（Verification IP，簡(jiǎn)稱VIP）,。它完全采用SystemVerilog語(yǔ)言編寫，并對(duì)UVM,、VMM和OVM方法學(xué)提供原生性支持,；因此Discovery VIP為加快并簡(jiǎn)化最復(fù)雜系統(tǒng)級(jí)芯片（SoC）設(shè)計(jì)的驗(yàn)證工作提供了內(nèi)在性能、易用性及可擴(kuò)展性,。

發(fā)表于：3/14/2012

SpringSoft推出第三代偵錯(cuò)平臺(tái)Verdi3,大幅提高驗(yàn)證生產(chǎn)力

全球EDA領(lǐng)導(dǎo)廠商SpringSoft公司,，今天發(fā)表該公司第三代自動(dòng)化IC設(shè)計(jì)偵錯(cuò)產(chǎn)品。新的Verdi3產(chǎn)品讓用戶借由自定功能,、定制環(huán)境以及增強(qiáng)工具間的互操作性來(lái)建立完整的IC偵錯(cuò)平臺(tái),，該產(chǎn)品同時(shí)也具備新一代軟件架構(gòu)以增加產(chǎn)品效能與容量的提升。

發(fā)表于：3/8/2012

大型直線稀疏陣列的迭代FFT算法優(yōu)化

提出了一種基于迭代FFT算法的大型直線稀疏陣列（可放置陣元的柵格數(shù)為1 000）的旁瓣電平優(yōu)化方法,，并給出了詳細(xì)的優(yōu)化步驟,。在給定的旁瓣約束條件下,，利用陣列因子與陣元激勵(lì)之間存在的傅里葉變換關(guān)系，對(duì)不同的初始隨機(jī)陣元激勵(lì)分別進(jìn)行迭代循環(huán)來(lái)降低稀疏陣列的旁瓣電平,。在迭代過(guò)程中,，根據(jù)稀疏率將陣元激勵(lì)按幅度大小置1置0來(lái)完成陣列稀疏。仿真實(shí)驗(yàn)證明了該方法的高效性和穩(wěn)健性,。

發(fā)表于：3/7/2012

Altium推出Altium Designer 12

下一代電子設(shè)計(jì)軟件與服務(wù)開(kāi)發(fā)商Altium公司近日宣布推出Altium Designer 12,，這是其廣受贊譽(yù)的一體化電子設(shè)計(jì)解決方案Altium Designer 的最新版本。Altium Designer 12在德國(guó)紐倫堡舉行的嵌入式系統(tǒng)暨應(yīng)用技術(shù)論壇上發(fā)布,，距AltiumLive和新Altium Designer 10平臺(tái)的初次發(fā)布為時(shí)一年,。

發(fā)表于：3/5/2012

SpringSoft與Synopsys運(yùn)用偵錯(cuò)技術(shù)加速系統(tǒng)芯片的通訊協(xié)議驗(yàn)證

全球EDA領(lǐng)導(dǎo)廠商SpringSoft與Synopsys，今日共同宣布他們建立SpringSoft Verdi自動(dòng)偵錯(cuò)系統(tǒng)與Synopsys的通訊協(xié)議分析器（Protocol Analyzer）之間的緊密連結(jié),。作為Synopsys Discovery VIP家族的一部分,，Synopsys的通訊協(xié)議分析器能讓工程師快速了解、鑒別設(shè)計(jì)中的通訊協(xié)議并進(jìn)行偵錯(cuò),。透過(guò)這個(gè)連結(jié),，鑒別出的通訊協(xié)議違例和錯(cuò)誤能夠無(wú)縫地傳送至Verdi的偵錯(cuò)環(huán)境中，以進(jìn)行信號(hào)層的詳細(xì)分析,，并快速地找出造成違例及錯(cuò)誤的源頭,。

發(fā)表于：2/29/2012

AutoCAD垂直產(chǎn)品的文字鏡像問(wèn)題處理

鏡像對(duì)創(chuàng)建對(duì)稱的對(duì)象非常有用，因?yàn)榭梢钥焖俚乩L制半個(gè)對(duì)象,，然后將其鏡像,，而不必繪制整個(gè)對(duì)象。但有時(shí)候,，希望圖形翻轉(zhuǎn)但是其中包含的文字并不反轉(zhuǎn),，那么就需要有一點(diǎn)點(diǎn)技巧。

發(fā)表于：2/29/2012

BOOST電路的PSpice仿真分析

本文應(yīng)用PSpice對(duì)BOOST電路的全部工作過(guò)程進(jìn)行了仿真,，對(duì)電路中儲(chǔ)能元件的各種工作狀態(tài)進(jìn)行了分析,，并從能量傳遞角度闡述了電路狀態(tài)轉(zhuǎn)換的本質(zhì)原因，加深了對(duì)BOOST電路全部工作狀態(tài)的理解,。

發(fā)表于：2/28/2012