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基于虛擬儀器的顯示器音頻自動測試系統(tǒng)設(shè)計[測試測量][其他]

針對傳統(tǒng)顯示器音頻測試過程中需通過繁瑣人工操作導致耗時冗長的問題,，結(jié)合顯示器音頻測試基本原理提出了一種基于虛擬儀器技術(shù)的顯示器音頻自動測試系統(tǒng)方案,。該方案設(shè)計了計算機與待測顯示器的通信電路，并通過LabVIEW與VC++的混合編程實現(xiàn)遠程通信,；接著,，通過虛擬儀器的相關(guān)工具實現(xiàn)對測量儀器的控制；最后，結(jié)合音頻測試步驟設(shè)計系統(tǒng)測試流程,，實現(xiàn)全測試項目自動執(zhí)行,。經(jīng)過實驗驗證表明，相較于人工操作,，相同精度情況下,，該系統(tǒng)自動化程度較高，測試平均時長縮短了84.25%,，為顯示設(shè)備音頻自動測試提供了一種切實可行的參考方案,。

發(fā)表于：2022/8/9 13:28:00

旋轉(zhuǎn)環(huán)境下的無線時鐘抖動估計與修正方法[其他][其他]

直升機旋翼表面非定常載荷測量試驗中，導電滑環(huán)的性能優(yōu)劣和現(xiàn)場環(huán)境的電磁輻射對外部時鐘信號的質(zhì)量影響較大,，受影響的外部時鐘信號會導致錯誤的采集動作,，從而無法準確地獲取特定方位角處的載荷數(shù)據(jù)。為提高外部時鐘信號的品質(zhì),，提出一種用于旋轉(zhuǎn)環(huán)境下的數(shù)據(jù)采集系統(tǒng)的無線時鐘抖動估計及修正方法,，即外部時鐘信號經(jīng)無線收發(fā)模塊傳輸，采用兩組相位差90°的三角波進行等幅度斜邊估計時鐘抖動量,，并且使用拉格朗日插值算法修正傳感器的采樣值,。仿真與風洞表明，該方法能有效地減小外部時鐘抖動造成的采集誤差,，對準確測量旋轉(zhuǎn)環(huán)境下旋翼表面的載荷信號具有顯著效果,。

發(fā)表于：2022/8/9 13:23:00

基于時頻色譜圖的串聯(lián)故障電弧識別[其他][其他]

由于電力線老化損壞以及連接處松動會產(chǎn)生故障電弧，可能會意外引起嚴重的電氣火災,。不同類型的負載所引起的故障電弧存在差異,，導致住宅區(qū)故障電弧識別變得困難。提出了一種基于時頻圖和深度卷積神經(jīng)網(wǎng)絡(luò)的串聯(lián)故障電弧識別的方法,。通過故障電弧實驗采集了負載正常工作和故障電弧的電流數(shù)據(jù),。單個負載半周期電流數(shù)據(jù)將通過連續(xù)小波變換轉(zhuǎn)換為三維特征圖像，然后將這些圖像輸入到改進的深度卷積神經(jīng)網(wǎng)絡(luò)中進行訓練,、測試,。實驗結(jié)果表明，單個負載正常和電弧狀態(tài)識別的精度在99.31%,，對多個負載工作狀態(tài)的識別準確率平均可以達到99.2%,。

發(fā)表于：2022/8/9 13:19:00

從RTL到GDS的功耗優(yōu)化全流程[人工智能][工業(yè)自動化]

功耗作為大型SoC芯片的性能功耗面積(PPA)三要素之一，已經(jīng)變得越來越重要,。尤其是當主流設(shè)計平臺已經(jīng)發(fā)展到了7 nm以下,。AI芯片一般會有多個核心并行執(zhí)行高性能計算任務(wù)。這種行為會產(chǎn)生巨大的功耗,。因此在AI芯片的設(shè)計過程中,，功耗優(yōu)化變得尤為重要,。利用一個典型的功耗用例波形或者一組波形，可以從RTL進來開始功耗優(yōu)化,?；镜姆绞绞墙柚鶭oules-replay實現(xiàn)基于RTL波形產(chǎn)生相對應(yīng)的網(wǎng)表波形。在Genus的syn-gen,、syn-map,、syn-opt三個綜合階段，都可以加入Joules-replay,，并且產(chǎn)生和綜合網(wǎng)表相對應(yīng)的波形，用于Innovus PR階段進一步地進行功耗優(yōu)化,。在Innovus中實現(xiàn)Place和Routing也分為3個階段：place_opt,、cts_opt和route_opt。同樣每一步都可以引入Joules-replay來生成功耗優(yōu)化所需的網(wǎng)表波形,。最終在Tempus timing signoff的環(huán)境中,，再次引入波形進行功耗優(yōu)化?；谏厦娴囊幌盗懈鱾€節(jié)點的精確功耗優(yōu)化該設(shè)計可以獲得10%以上的功耗節(jié)省,。此時再結(jié)合multi-bit技術(shù)，最終可以獲得21%的功耗節(jié)省,。

發(fā)表于：2022/8/9 13:14:00

基于Liberate+Tempus的先進老化時序分析方案[電子元件][其他]

在先進工藝節(jié)點(7 nm,，5 nm及以下)下，電路老化已經(jīng)成為制約芯片性能和可靠性的“卡脖子”難題,。老化效應(yīng)將導致器件延時增大,，進而產(chǎn)生時序違例的風險。數(shù)字電路設(shè)計工程師需要在時序分析中預判老化后的時序情況,，并針對性地設(shè)置時序裕量,，才能確保芯片在服役期限中可靠地運行。鑒于此,，導入基于Liberate+Tempus的考慮老化效應(yīng)的靜態(tài)時序分析(aging-aware STA)方案,。評估結(jié)果顯示，該方案能在兼顧效率,、準確性,、多樣場景老化時序分析的同時實現(xiàn)時序裕量釋放，為達成具備更高可靠性和更佳性能的先進芯片設(shè)計提供有力依據(jù),。

發(fā)表于：2022/8/9 13:10:00

基于HITOC DK與3DIC Integrity的3DIC芯片物理設(shè)計[其他][其他]

使用了Cadence 3DIC Integrity工具,，并結(jié)合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip) Design Kit，進行了3DIC(3D異構(gòu)集成)邏輯堆疊邏輯類型芯片的后端實現(xiàn),。項目中對于Cadence 3DIC Integrity工具中的proto seeds(即最小分布單元)進行了拆分,、分布,、定義等方面的研究優(yōu)化；并且對于頂層電源規(guī)劃與Hybrid Bonding bump間的布線排列進行了算法優(yōu)化,，在不影響電源網(wǎng)絡(luò)強壯性的情況下盡可能多地獲得Hybrid Bonding bump數(shù)量,，從而增加了top die與bottom die間的端口數(shù)。最終結(jié)果顯示,，在與傳統(tǒng)2D芯片實現(xiàn)的PPA(性能,、功耗、面積)對比中,，本實驗獲得了頻率提升12%,、面積減少11.2%、功耗減少2.5%的收益,。

發(fā)表于：2022/8/9 13:05:00

基于老化特征化提取進行時序分析的解決方案[其他][其他]

基于Cadence的Liberate + Tempus解決方案,，采用一種先進的標準單元老化特征化的方法，同時考慮了偏置溫度不穩(wěn)定性(Bias Temperatrure Instability,，BTI)和熱載流子注入(Hot Carrier Injection,，HCI)老化效應(yīng)，得到標準單元老化時序庫,，用于Tempus進行考慮老化的靜態(tài)時序分析(Aging-aware Static Timing Analysis,，Aging-aware STA)。產(chǎn)生一套先進的標準單元老化時序庫,，能夠針對不同標準單元不同傳輸路徑,，表征一定范圍的老化應(yīng)力條件的時序特征，改善了傳統(tǒng)添加全局時序減免值導致電路PPA(Performance/Power/Area)難以收斂的問題,，同時只需要調(diào)用一套標準單元庫也使STA更加簡潔易操作,。

發(fā)表于：2022/8/9 12:59:00

基于Cadence 3D-IC平臺的2.5D封裝Interposer設(shè)計[其他][其他]

2.5D先進封裝區(qū)別于普通2D封裝，主要在于多了一層Silicon Interposer(硅中介層),，它采用硅工藝,，設(shè)計方法相比普通2D封裝更為復雜。而高帶寬存儲(High Bandwidth Memory,，HBM)接口的互連又是Interposer設(shè)計中的主要挑戰(zhàn),，需要綜合考慮性能、可實現(xiàn)性等多種因素,。介紹了基于Cadence 3D-IC平臺的Interposer設(shè)計方法,，并結(jié)合HBM接口的自動布線腳本可以快速實現(xiàn)Interposer設(shè)計；同時通過仿真分析確定了基于格芯65 nm三層金屬硅工藝的HBM2e 3.2 Gb/s互連設(shè)計規(guī)則,，權(quán)衡了性能和可實現(xiàn)性,，又兼具成本優(yōu)勢。

發(fā)表于：2022/8/9 11:50:00

一種加速大規(guī)模模擬和射頻IC后仿真的驗證流程[微波|射頻][工業(yè)自動化]

近年來,，模擬射頻IC的功能越來越多, 導致片上集成的功能模塊快速增加,。且進入到先進工藝節(jié)點后, 單一模塊的后仿真網(wǎng)表規(guī)模急劇增加,。對后仿真速度以及debug效率提出了極高的要求，除了使用更為先進的FULL-SPICE 仿真器(比如Cadence Spectre X等)提升仿真速度之外, 對后仿真輸入文件格式的選擇與優(yōu)化同樣是一種有效提升整體后仿真效率的方法,。主要討論Cadence Quantus最新的SmartView輸出格式以及與ADE Assembler和Spectre X聯(lián)合加速后仿真驗證的一種新流程,，并給出了與傳統(tǒng)流程的對比結(jié)果。

發(fā)表于：2022/8/9 11:45:00

保序模塊的formal fpv驗證[其他][其他]

與simulation驗證相比,，formal驗證方法可以在短時間內(nèi)遍歷所有可能的激勵,，大大提高驗證的效率。保序模塊與時序控制以及流水線控制密切相關(guān),，設(shè)計規(guī)模較大,，邏輯復雜度較高。介紹了使用formal fpv驗證保序模塊的流程,，并對JasperGold debug結(jié)果進行了分析,，采用formal fpv驗證能提高驗證效率，加快驗證收斂速度,。

發(fā)表于：2022/8/9 11:40:00