《電子技術(shù)應(yīng)用》
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基于FPGA的改進(jìn)結(jié)構(gòu)的DDS設(shè)計(jì)與實(shí)現(xiàn)
2016年電子技術(shù)應(yīng)用第3期
王 碩,,馬永奎,高玉龍,,張士偉,趙東來(lái)
哈爾濱工業(yè)大學(xué) 通信技術(shù)研究所,,黑龍江 哈爾濱150001
摘要: 主要介紹了數(shù)字頻率合成器的原理和雜散來(lái)源,給出了節(jié)約存儲(chǔ)空間的ROM表的壓縮算法,,采用相位抖動(dòng)和平衡DAC方法對(duì)DDS結(jié)構(gòu)進(jìn)行了改進(jìn),,抑制了相位截?cái)嗾`差和減小了DAC非理想特性的影響。仿真分析了用于相位抖動(dòng)的隨機(jī)序列周期性對(duì)雜散的影響,,最后基于FPGA平臺(tái)實(shí)現(xiàn)了改進(jìn)結(jié)構(gòu)的DDS,,并對(duì)結(jié)果進(jìn)行了測(cè)試。測(cè)試結(jié)果表明DDS用作跳頻器時(shí),,雜散抑制優(yōu)于40 dBc,。采用此種方法設(shè)計(jì)的DDS雜散抑制度高,穩(wěn)定性好,,性能優(yōu)越。
中圖分類號(hào): TN949.6
文獻(xiàn)標(biāo)識(shí)碼: A
DOI:10.16157/j.issn.0258-7998.2016.03.008
中文引用格式: 王碩,,馬永奎,,高玉龍,等. 基于FPGA的改進(jìn)結(jié)構(gòu)的DDS設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,,2016,,42(3):28-30,34.
英文引用格式: Wang Shuo,,Ma Yongkui,,Gao Yulong,et al. Design and implementation of the improved structure of DDS based on FPGA[J].Application of Electronic Technique,,2016,,42(3):28-30,34.
Design and implementation of the improved structure of DDS based on FPGA
Wang Shuo,,Ma Yongkui,,Gao Yulong,,Zhang Shiwei,,Zhao Donglai
Communication Research Center,Harbin Institute of Technology,,Harbin 150001,China
Abstract: The principles and spectrum of digital frequency synthesizer(DDS) have been introduced in this paper. Three methods that constitute the improved structure of DDS have been given, including the ROM compression algorithm that saves storage space, the phase jitter injection method that restrains phase truncation error, and the balanced DAC structure method that reduces the influence of its non-ideal characteristics. Stray interference caused by the periodicity of the random sequences, employed for phase jittering, has been analysed through simulations. Moreover, this paper has also implemented the improved structure of DDS in an universal FPGA platform. The test results show high stability and spurious suppression which is better than 40 dBc, when the improved DDS is used for frequency hopper.
Key words : DDS,;spurious suppression;phase jitter,;FPGA

0 引言

    跳頻系統(tǒng)由于抗干擾能力強(qiáng)被廣泛應(yīng)用,其中最重要的器件為頻率合成器,,它決定了系統(tǒng)的性能,。越來(lái)越多的設(shè)備都依賴于頻率合成技術(shù),所以頻率源可以稱作為許多電子系統(tǒng)的“心臟”,。數(shù)字頻率合成器(Direct Digital Synthesizer,DDS)由于具有頻率分辨率高,、轉(zhuǎn)換時(shí)間快,、相位噪聲低等傳統(tǒng)技術(shù)無(wú)法實(shí)現(xiàn)的優(yōu)點(diǎn),,在頻率合成技術(shù)領(lǐng)域中占有重要地位,。

    DDS的缺點(diǎn)是輸出信號(hào)頻譜雜散多,因此雜散抑制成為了研究DDS的重要課題,。傳統(tǒng)的濾波方式主要依賴低通濾波器,,雖然可以在一定程度上濾除雜散,,但頻譜純度不高,。本文在此基礎(chǔ)上分析雜散來(lái)源,,采用只讀存儲(chǔ)器(Read-Only Memory, ROM)的壓縮算法,、相位抖動(dòng)法及平衡DAC法3種方法結(jié)合的方式,,從根本上抑制了雜散,,節(jié)約了存儲(chǔ)空間,優(yōu)化了性能,。最后基于可編程邏輯器件(Field-Programmable Gate Array,,FPGA)實(shí)現(xiàn)了改進(jìn)結(jié)構(gòu)的DDS,。與專用DDS芯片相比成本更低,、操作更加靈活,,而且還能在線更新配置,。

1 DDS的基本原理及雜散分析

1.1 DDS的基本原理

    DDS的基本結(jié)構(gòu)組成如圖1所示。它由L位相位累加器,、ROM、數(shù)模轉(zhuǎn)換器(Digital to Analog Converter,,DAC)及低通濾波器(Low Pass Filter,,LPF)組成,。fclk為時(shí)鐘頻率,,用于提供DDS各部分的同步工作,;L為相位累加器的位數(shù),,相位累加器是DDS的核心部分,,作用是對(duì)頻率控制字Fcw進(jìn)行累加,當(dāng)累加器溢出時(shí),,就完成了一個(gè)周期,。累加器的輸出數(shù)據(jù)代表了輸出波形的相位,通過(guò)相位幅度轉(zhuǎn)換器可以實(shí)現(xiàn)相位到幅值的變換,。相位幅度轉(zhuǎn)換可以有很多種方法[1],,最常用的是查表法,該方法需要將波形數(shù)據(jù)預(yù)先存儲(chǔ)在ROM表中,。本文就采用了ROM查表的設(shè)計(jì)方法,,D為ROM存儲(chǔ)數(shù)據(jù)位數(shù),即為DAC的位數(shù),。經(jīng)過(guò)模數(shù)轉(zhuǎn)換器得到相應(yīng)的階梯波,,最后在經(jīng)過(guò)低通濾波器進(jìn)行平滑后,得到所需頻率的平滑連續(xù)波形,。

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    DDS的輸出頻率為fout=Fcw·fclk/2L,,因此改變頻率控制字即可改變DDS的輸出頻率。DDS遵循奈奎斯特采樣定律,,即最高的輸出頻率是時(shí)鐘頻率的一半,,即fout=fclk/2L。但由于受低通濾波器的限制,,實(shí)際的最大輸出頻率為時(shí)鐘頻率的40%,。頻率分辨率為f=fclk/2L,時(shí)鐘一般固定,,因此相位累加器的位數(shù)就決定了頻率分辨率,,位數(shù)越多,頻率分辨率越大,。

1.2 DDS的雜散分析

    在實(shí)際的DDS中,,由于ROM容量及數(shù)據(jù)量化位數(shù)有限分別帶來(lái)了相位截?cái)嗾`差εp(n)和幅度量化誤差εm(n),同時(shí)DAC的非理想化也帶來(lái)了轉(zhuǎn)換誤差εDA(n),。正是這些誤差在信號(hào)頻譜中引入了雜散成分,,據(jù)此可以構(gòu)造出DDS雜散(誤差)來(lái)源模型,如圖2所示[2],。

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    取相位累加器輸出L位中的高W位進(jìn)行ROM尋址,,即舍去低的B=L-W位,,設(shè)輸入信號(hào)s(n)為:

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    由式(8)可見(jiàn),量化位數(shù)D每增加一位,,則SNR將提高6 dB,。

    通常認(rèn)為除了DAC有的限位數(shù)外,DAC的瞬間毛刺,、DAC的非線性,、時(shí)鐘的泄漏等非理想特性都是導(dǎo)致DDS輸出頻譜純度低的因素。

    由上述分析可知,,增加ROM表的存儲(chǔ)位數(shù)可有效地抑制雜散,。本文采用了ROM壓縮法抑制相位截?cái)嗾`差引起的雜散,同時(shí)采用DAC平衡法抑制DAC非理想特性引起的雜散,,提高頻譜純度,。

2 雜散抑制處理

2.1 基于對(duì)稱性的4:1壓縮算法

    根據(jù)正弦波的對(duì)稱性,對(duì)ROM進(jìn)行了4:1壓縮,,節(jié)省了存儲(chǔ)空間,,提高了利用率。地址位的最高位即第10位用于判斷波形是處于[0,,π]范圍內(nèi),,還是處于[π,2π]范圍內(nèi),;次高位即第9位用于判斷波形是位于[0,,π/2]范圍內(nèi),還是處于[π/2,,π]范圍內(nèi),;由于進(jìn)行了壓縮,故ROM表中存儲(chǔ)的正弦波的地址位為8 b,,即ROM深度為28;考慮到DAC的精度為8 b,,故ROM表中的正弦波的數(shù)據(jù)位為8 b,,即ROM寬度為8;于是,,ROM的存儲(chǔ)容量為28×8,,若不進(jìn)行壓縮,ROM的存儲(chǔ)容量為210×8,,可見(jiàn),,存儲(chǔ)空間節(jié)省了四分之一。這里的正弦波由Matlab生成,,是對(duì)正弦波[0,,π/2]之間進(jìn)行256個(gè)點(diǎn)的抽樣,,并量化成8 b。優(yōu)化的結(jié)構(gòu)如圖3所示[4],。

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2.2 相位抖動(dòng)法及DAC非線性的改進(jìn)

    相位抖動(dòng)法主要是針對(duì)相位截?cái)嗾`差信號(hào)存在的周期性問(wèn)題,,將有規(guī)律的周期性雜散信號(hào)轉(zhuǎn)換成隨機(jī)的、無(wú)規(guī)律的信號(hào)[5],,從而達(dá)到抑制雜散的作用,。相位抖動(dòng)為幅值在[0,2B]范圍內(nèi)均勻分布的周期性隨機(jī)擾動(dòng)序列,。

    同時(shí)采用了平衡DAC結(jié)構(gòu)的方法,,改善DAC非理想特性造成的雜散,如圖4所示,,在此結(jié)構(gòu)下的DAC結(jié)構(gòu)完全相同,,幅度量化后將信號(hào)取非,通過(guò)DAC后,,將輸出0信號(hào)相減,,從而抑制由于DAC非理想造成的雜散。

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    設(shè)相位累加器的位數(shù)L=10,,頻率控制字Fcw=127,,相位截?cái)辔粩?shù)B=4,幅度量化位數(shù)D=10,。對(duì)DDS頻譜進(jìn)行Matlab仿真,,如圖5所示,離散單根譜線由相位截?cái)嗾`差和幅度量化誤差引起,。

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    在上述條件下加入相位抖動(dòng)r(n),,r(n)為幅值在[0,2B]范圍內(nèi)均勻分布的周期性隨機(jī)擾動(dòng)序列,,取其周期為1 000 000個(gè)采樣點(diǎn),。將r(n)與相位累加器的輸出相加,達(dá)到抑制雜散的作用,。仿真結(jié)果如圖6所示,。

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    對(duì)比以上兩圖可知,加入相位抖動(dòng)后,,由相位截?cái)嗾`差造成的單根幅值較高的譜線被打散,,分布到底部噪聲。雜散的抑制是以增加底部噪聲為代價(jià)的,,而底部噪聲不會(huì)影響DDS的頻譜,。故采用此種方法抑制了雜散,最大抑制大于20 dB,。

    相位加抖的原理是利用周期更大的隨機(jī)序列將誤差序列的周期性打散,,故隨機(jī)序列的周期越大,,對(duì)雜散信號(hào)的抑制越大。改變隨機(jī)序列的參數(shù),,將r(n)周期設(shè)為10 000采樣點(diǎn),,DDS輸出頻譜如圖7所示。

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    由此可知,,增加隨機(jī)序列r(n)的周期,,可以抑制底部噪聲,但r(n)的周期越大,,硬件實(shí)現(xiàn)越困難,。實(shí)際應(yīng)用中,隨機(jī)序列周期的選取應(yīng)在硬件條件允許范圍內(nèi)盡可能降低底部噪聲,。

3 DDS的硬件實(shí)現(xiàn)及測(cè)試

    本文的硬件實(shí)現(xiàn)平臺(tái)為Xilinx的Virtex-5芯片,,在此FPGA平臺(tái)上實(shí)現(xiàn)DDS[6]。ADC為ADI公司的AD9709,,它是一款支持最高采樣速率為125 M,、具有雙通道、數(shù)據(jù)精度為8 b的數(shù)模裝換器,。

    本文實(shí)現(xiàn)的DDS作為某跳頻系統(tǒng)項(xiàng)目中的跳頻器使用,,對(duì)采用改進(jìn)結(jié)構(gòu)后的DDS指標(biāo)進(jìn)行了測(cè)試。跳頻頻譜圖如圖8所示,。

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    其中,,頻段為5 MHz~15 MHz,跳頻頻率間隔為5 MHz,,頻率切換時(shí)間為10 ns,,跳頻駐留時(shí)間為40 μs,雜散<-40 dBc,。

    頻譜儀實(shí)測(cè)的3個(gè)頻點(diǎn)為5 MHz,、10 MHz、15 MHz,。由于DDS為數(shù)字系統(tǒng),,當(dāng)它從一個(gè)頻率轉(zhuǎn)化到另一個(gè)頻率的切換時(shí)間應(yīng)為一個(gè)時(shí)鐘周期,即10 ns,。由圖可以得出跳變頻率的雜散低于-40 dBc,采用改進(jìn)結(jié)構(gòu)后,,DDS雜散抑制度提高,。

4 總結(jié)

    本文給出了基于Xilinx Virtex-5芯片實(shí)現(xiàn)跳頻系統(tǒng)中的DDS,并對(duì)ROM查找表的結(jié)構(gòu)進(jìn)行了優(yōu)化,,節(jié)省了ROM資源,,更重要的是從根本上有效地抑制了相位截?cái)嗾`差和幅度量化誤差,。同時(shí)采用相位抖動(dòng)和非平衡DAC的改進(jìn)結(jié)構(gòu)對(duì)雜散進(jìn)一步抑制。實(shí)測(cè)結(jié)果表明,,跳頻器的雜散抑制優(yōu)于40 dBc,。改進(jìn)后的DDS雜散小,頻譜純度高,,性能優(yōu)越,,易于實(shí)現(xiàn)。

參考文獻(xiàn)

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