Chiplet異構(gòu)集成技術(shù)通過利用先進(jìn)封裝技術(shù)將多個(gè)異構(gòu)芯片裸片（Die）整合集成為特定功能的系統(tǒng)芯片，試圖緩解摩爾定律和登納德縮放定律所面臨的的失效問題。

　　作為一種芯片級(jí)IP整合重用技術(shù),，Chiplet技術(shù)近年來(lái)受到廣泛的關(guān)注,。與傳統(tǒng)的單芯片（Monolithic ASICs）集成方式相比，Chiplet異構(gòu)集成技術(shù)在芯片性能功耗優(yōu)化,、成本以及商業(yè)模式多方面具有優(yōu)勢(shì)和潛力,，為CPU,、FPGA以及網(wǎng)絡(luò)芯片等多領(lǐng)域芯片的研制提供了一種高效能,、低成本的實(shí)現(xiàn)方式,。

　　Chiplet技術(shù)涉及的互連、封裝以及EDA等關(guān)鍵技術(shù)和標(biāo)準(zhǔn)逐漸成為學(xué)術(shù)界和工業(yè)界的研究熱點(diǎn),。本文對(duì)Chiplet異構(gòu)集成技術(shù)的概念與原理,、技術(shù)優(yōu)勢(shì)以及挑戰(zhàn)進(jìn)行了詳細(xì)的總結(jié)和對(duì)比，并對(duì)其應(yīng)用與未來(lái)發(fā)展趨勢(shì)進(jìn)行了討論,。

　　引言

　　超大規(guī)模集成電路生產(chǎn)制造技術(shù)經(jīng)過幾十年的迅猛發(fā)展,，已經(jīng)成為支撐信息化社會(huì)不斷發(fā)展演進(jìn)的支柱。在信息系統(tǒng)中廣泛應(yīng)用的各類芯片常依賴于IC工藝制程的升級(jí)以實(shí)現(xiàn)其性能提升和功耗優(yōu)化,。目前,，IC制造可量產(chǎn)工藝已達(dá)到7nm，并向5nm及3nm推進(jìn),。然而,，隨著IC工藝制程的復(fù)雜度急劇攀升，相應(yīng)的流片成本也在急劇增加,，7nm工藝單次全掩模流片甚至超過10億元人民幣,，對(duì)多領(lǐng)域芯片的設(shè)計(jì)實(shí)現(xiàn)帶來(lái)巨大挑戰(zhàn)。

　　此外,，摩爾定律和登納德縮放定律的放緩和停滯更加劇了這一問題,。摩爾定律在2000年后呈現(xiàn)出放緩的跡象，到2018年,，摩爾定律預(yù)測(cè)與芯片實(shí)際能力的差距大約是15倍,。登納德縮放比例定律在2007年開始顯著放緩，到2012年幾乎失效,，通過IC工藝制程升級(jí)帶來(lái)芯片性能及功耗提升的性價(jià)比越來(lái)越低。工業(yè)界及學(xué)術(shù)界普遍認(rèn)為“超摩爾時(shí)代”和“后摩爾時(shí)代”將很快來(lái)臨,。

　　在上述背景下,，Chiplet（又稱小芯片或芯粒）異構(gòu)集成技術(shù)作為可能破解上述問題的關(guān)鍵技術(shù)獲得廣泛關(guān)注。Chiplet技術(shù),，試圖通過將多個(gè)可模塊化芯片（主要形態(tài)為裸片（Die））通過內(nèi)部互聯(lián)技術(shù)集成在一個(gè)封裝內(nèi),，構(gòu)成專用功能異構(gòu)芯片，從而解決芯片研制涉及的規(guī)模,、研制成本以及周期等方面的問題,。通過采用2.5D、3D等高級(jí)封裝技術(shù),，Chiplet可以實(shí)現(xiàn)高性能多芯片片上互連,，提高芯片系統(tǒng)的集成度,，擴(kuò)展其性能、功耗優(yōu)化空間,。此外,，模塊化集成方式可以有效提高芯片的研發(fā)速度，降低研發(fā)成本和芯片研制門檻,，可以使得芯片研發(fā)聚焦于算法和核心技術(shù),，提高行業(yè)整體創(chuàng)新水平和能力。

　　與傳統(tǒng)的單芯片集成方式相比,，Chiplet異構(gòu)集成技術(shù)在多方面具有優(yōu)勢(shì)和潛力,，但其發(fā)展成熟和廣泛應(yīng)用也面臨諸多挑戰(zhàn)。異構(gòu)集成系統(tǒng)需要統(tǒng)一的接口和標(biāo)準(zhǔn),，而多樣化異構(gòu)芯片的互連接口及標(biāo)準(zhǔn)的制定不僅僅在技術(shù)方面會(huì)面臨性能和靈活性平衡的困難,，在市場(chǎng)生態(tài)方面也面臨主導(dǎo)權(quán)競(jìng)爭(zhēng)等多方面的不利因素。此外,，Chiplet異構(gòu)集成技術(shù)所依賴的封裝技術(shù)也面臨在性能,、功耗以及成本等方面的要求和挑戰(zhàn)。支持Chiplet芯片設(shè)計(jì),、實(shí)現(xiàn)的全套EDA工具鏈以及生態(tài)是否完善,，是否可持續(xù)發(fā)展，也是Chiplet技術(shù)成功所需要面臨解決的關(guān)鍵問題,。

　　目前,，Chiplet異構(gòu)集成技術(shù)在工業(yè)界，尤其是具有較高技術(shù)水平和研發(fā)實(shí)力的公司,，已有部分成功應(yīng)用,。HBM存儲(chǔ)器是Chiplet技術(shù)早期成功應(yīng)用的典型代表。此后,，在FPGA領(lǐng)域,，英特爾公司推出了基于Chiplet技術(shù)的Agilex FPGA家族產(chǎn)品，利用3D封裝技術(shù)實(shí)現(xiàn)異構(gòu)芯片集成,。在高性能CPU芯片領(lǐng)域,，AMD推出了其Zen 2架構(gòu)，該架構(gòu)將IO部件和處理器核心分離成多個(gè)不同工藝（7nm和14nm等）小芯片,，以按需組合集成,。在網(wǎng)絡(luò)領(lǐng)域，英特爾公司 （原Barefoot）Tofino 2 12.8T的交換芯片采用交換邏輯芯片與高速Serdes接口模塊芯片組合的Chiplet方式實(shí)現(xiàn),。在學(xué)術(shù)界,，美國(guó)加州大學(xué)、喬治亞理工大學(xué)以及歐洲的研究機(jī)構(gòu)近年也逐漸開始針對(duì)Chiplet技術(shù)涉及到的互連接口,、封裝以及應(yīng)用等問題開始展開研究,。

　　值得注意的是,，上述研究更多集中在獨(dú)立產(chǎn)品或局部技術(shù)上，而美國(guó)國(guó)防部高級(jí)研究計(jì)劃局（DARPA）2017年推出的CHIPS戰(zhàn)略計(jì)劃（通用異構(gòu)集成和IP重用戰(zhàn)略）則試圖將Chiplet技術(shù)推上戰(zhàn)略統(tǒng)一和生態(tài)構(gòu)建的層面,。DARPA瞄準(zhǔn)Chiplet這一技術(shù)趨勢(shì),，試圖構(gòu)建圍繞和利用Chiplet技術(shù)的一系列生態(tài)及應(yīng)用，從而將Chiplet技術(shù)推到了另一高度,。

　　Chiplet異構(gòu)集成技術(shù)受到的關(guān)注度與日劇增,，但Chiplet技術(shù)相關(guān)的綜述性文章較為缺乏。本文試圖針對(duì)Chiplet技術(shù)已有的研究和應(yīng)用成果進(jìn)行梳理分析并對(duì)Chiplet技術(shù)未來(lái)發(fā)展趨勢(shì)提出展望,，從而為從事研究下一代芯片研究和設(shè)計(jì)的學(xué)者及工業(yè)界人士提供借鑒和參考,。

　　Chiplet技術(shù)概述

　　傳統(tǒng)上，芯片的迭代開發(fā)通常有兩種方式,，主流方式是直接利用新一代IC工藝制程開發(fā)新的芯片,，實(shí)現(xiàn)處理能力、帶寬,、主頻等性能提升和新功能的集成,；為了降低開發(fā)成本和周期，也可利用原有工藝節(jié)點(diǎn)實(shí)現(xiàn)新增功能,，并在下一代工藝上將原有芯片和新功能芯片整合到單片實(shí)現(xiàn),。在摩爾定律和登納德縮放定律有效的早期，上述方式不僅可以獲得頻率的提升,，還可以通過高級(jí)工藝制程更小的特征尺寸實(shí)現(xiàn)功耗,、面積等方面的優(yōu)化。

　　然而,，隨著芯片制程的演進(jìn),，由于設(shè)計(jì)實(shí)現(xiàn)難度更高，流程更加復(fù)雜,，芯片全流程設(shè)計(jì)成本大幅增加,。根據(jù)國(guó)際商務(wù)戰(zhàn)略公司（IBS）調(diào)查數(shù)據(jù)顯示，22nm制程之后每代技術(shù)設(shè)計(jì)成本（包括EDA,、設(shè)計(jì)驗(yàn)證,、IP核、流片等）增加均超過50%,，7nm總設(shè)計(jì)成本約3億美元，預(yù)計(jì)3nm工藝成本將增加5倍,，達(dá)到15億美元,。這使得基于工藝改進(jìn)實(shí)現(xiàn)高性能芯片的升級(jí)換代戰(zhàn)略的難度不斷增大，性價(jià)比不斷降低,。此外,，良率,、光刻機(jī)光罩尺寸等方面的技術(shù)限制，也使得在新工藝節(jié)點(diǎn)實(shí)現(xiàn)功能性能持續(xù)升級(jí)擴(kuò)展的單片集成方式,，也逐漸變得不可持續(xù),。

　　圖1  不同工藝節(jié)點(diǎn)的芯片設(shè)計(jì)制造成本：數(shù)據(jù)來(lái)源IBS在此情況下，Chiplet芯片異構(gòu)集成技術(shù)成為未來(lái)芯片設(shè)計(jì)的一種可行途徑,。實(shí)際上,，在上世紀(jì)八十年代出現(xiàn)的多芯片模塊封裝技術(shù)（Multi-Chip Modules，MCMs）就已體現(xiàn)了Chiplet的技術(shù)概念,。MCM技術(shù)通過將多個(gè)芯片在基板等介質(zhì)上連接以滿足滿足功能性能需求的復(fù)雜系統(tǒng)芯片,。MCM技術(shù)可以減少板級(jí)互連等開銷，降低板級(jí)系統(tǒng)設(shè)計(jì)復(fù)雜度,，顯著降低系統(tǒng)構(gòu)建成本,。近幾年，英特爾公司,、AMD等公司基于MCM技術(shù)已開發(fā)出系列化高性能芯片產(chǎn)品,。然而，MCM技術(shù)更聚焦底層封裝技術(shù),，未考慮到芯片系統(tǒng)異構(gòu)集成的多層次互連標(biāo)準(zhǔn),、接口、工具以及生態(tài)等芯片模塊化復(fù)用所需要解決的高層次問題,。

　　2017年,，美國(guó)國(guó)防部高級(jí)研究計(jì)劃局（DARPA）在“電子復(fù)興計(jì)劃”中規(guī)劃了“通用異構(gòu)集成和IP重用戰(zhàn)略”（CHIPS）“項(xiàng)目試圖發(fā)動(dòng)工業(yè)界和學(xué)術(shù)界力量共同解決上述問題，參與方不僅有系統(tǒng)集成廠商洛克希德·馬丁,、諾斯羅普·格魯曼公司,、波音，英特爾,、美光等芯片廠商以及Cadence,，Synopsys等EDA廠商，還包括密歇根大學(xué),，喬治亞理工學(xué)院和北卡羅來(lái)納州立大學(xué)等科研機(jī)構(gòu),。該項(xiàng)目的重點(diǎn)在于開發(fā)一種新的技術(shù)框架，該框架中將包含不同的功能的芯片裸片（Die）混合,、匹配和組合到中介層上,，從而可以更輕松地以更低的成本集成到芯片系統(tǒng)中，從而有效增強(qiáng)芯片系統(tǒng)整體靈活性并減少下一代產(chǎn)品的設(shè)計(jì)時(shí)間,。

　　Facebook等公司推動(dòng)的開放計(jì)算項(xiàng)目（Open Computer Project, OCP）也在2018年末積極啟動(dòng)了開放領(lǐng)域特定架構(gòu)（Open Domain-Specific Architecture, ODSA）研究,，試圖開發(fā)完整體系結(jié)構(gòu)的接口棧，創(chuàng)建一個(gè)Chiplet的開放市場(chǎng)，通過定義開放的標(biāo)準(zhǔn)化接口,，使得Chiplet芯片中集成的裸片可以互操作,，以支持不同供應(yīng)商的裸片自由組合，構(gòu)建更為靈活的芯片系統(tǒng),。

　　為達(dá)到上述目標(biāo),，物理層、鏈路層及網(wǎng)絡(luò)層全?？尚械幕ミB接口規(guī)范和標(biāo)準(zhǔn),、配套的先進(jìn)芯片封裝技術(shù)、面向良率良率額的EDA等軟件工具鏈的研發(fā)以及行業(yè)的典型應(yīng)用將是Chiplet技術(shù)發(fā)展成熟所需著手解決的重要問題,。

　　Chiplet技術(shù)的優(yōu)勢(shì)

　　與傳統(tǒng)PCB板集成以及單片ASIC集成方式相比,，Chiplet異構(gòu)集成技術(shù)的優(yōu)勢(shì)主要體現(xiàn)在技術(shù)、成本以及商業(yè)方面,。

　　在技術(shù)優(yōu)化方面,，通過多個(gè)小芯片的靈活重組，可提供較大的性能功耗優(yōu)化空間,，從而有效支持面向特定領(lǐng)域的靈活定制,，緩解摩爾定律放緩帶來(lái)的影響，滿足多樣化芯片研制需求,。例如,，對(duì)于提供高密度高速接口為特征的網(wǎng)絡(luò)芯片，高速Serdes 對(duì)芯片的功耗排布要求較高,。而采用Chiplet技術(shù)將網(wǎng)絡(luò)芯片高速Serdes IO模塊與核心邏輯分離,，可以提供更多針對(duì)功耗優(yōu)化的布局選擇，這也是英特爾公司可編程交換芯片Tofino2采用Chiplet技術(shù)的一個(gè)重要原因,。此外,，對(duì)于高性能CPU以及AI芯片，訪存帶寬通常是性能瓶頸,，通過Chiplet技術(shù)將處理器核心和存儲(chǔ)芯片通過3D堆疊技術(shù)等進(jìn)行組合封裝,，可以有效提升信號(hào)傳輸質(zhì)量和帶寬，在一定程度上緩解”存儲(chǔ)墻“問題,，這也是AMD和英特爾公司較早關(guān)注和采用Chiplet技術(shù)的關(guān)鍵,。

　　在研制成本方面，Chiplet芯片一般采用先進(jìn)的封裝工藝,，將小芯片組合代替形成一個(gè)大的單片芯片,。利用小芯片（具有相對(duì)低的面積開銷）的低工藝和高良率可以獲得有效降低成本開銷。除芯片流片制造成本外,，研發(fā)成本也逐漸占據(jù)芯片成本的重要組成部分,，通過采用已知合格（Known Good Die，KGD）裸片進(jìn)行組合,，可以有效縮短芯片的研發(fā)周期及節(jié)省研發(fā)投入,。AMD采用Chiplet技術(shù)研制的EPYC CPU將32核CPU的開發(fā)和制造成本降低高達(dá)40%。此外,，大規(guī)模高性能芯片,，尤其是商用芯片，在采用傳統(tǒng)單片集成方式時(shí),，通常通過多次硅驗(yàn)證才能改進(jìn)成熟并投放市場(chǎng),，從而導(dǎo)致較大的研發(fā)成本壓力。而Chiplet芯片通常集成應(yīng)用較為廣泛和成熟的芯片裸片,，可以有效降低了Chiplet芯片的研制風(fēng)險(xiǎn),，從而減少重新流片及封裝的次數(shù)，有效節(jié)省成本,。

　　在商業(yè)方面,，Chiplet技術(shù)可以有效提高芯片的研發(fā)速度，降低研發(fā)成本和壁壘,，從而使得科研和商業(yè)機(jī)構(gòu)可以更加專注核心算法及技術(shù)的攻關(guān),，有力推動(dòng)技術(shù)創(chuàng)新。另一方面,，Chiplet技術(shù)生態(tài)的不斷演進(jìn)完善將催生新的產(chǎn)業(yè),。在Chiplet技術(shù)商業(yè)模式中可能會(huì)催生三類商業(yè)角色，包括供應(yīng)Chiplet模塊芯片的Chiplet供應(yīng)商,、將Chiplet模塊芯片集成組合形成系統(tǒng)能力的Chiplet集成商,，以及進(jìn)行工具鏈和設(shè)計(jì)自動(dòng)化支持服務(wù)的EDA軟件提供商。目前,，英特爾公司,、美光等公司已開始承載了產(chǎn)業(yè)鏈中的部分角色，而zGlue等初創(chuàng)公司則著重試圖打通Chiplet產(chǎn)業(yè)鏈的缺失環(huán)節(jié),。

　　表1給出了Chiplet技術(shù)與傳統(tǒng)技術(shù)的對(duì)比,，在性能、功耗及集成度等方面接近單片ASIC,，而在成本及設(shè)計(jì)周期等方面則與傳統(tǒng)具備優(yōu)勢(shì)的PCB技術(shù)差距較小,。由此可見，Chiplet技術(shù)是單片ASIC和PCB技術(shù)的良好折中,，發(fā)展?jié)摿薮蟆?/p>

　　Chiplet技術(shù)面臨的挑戰(zhàn)

　　Chiplet技術(shù)雖然具有諸多優(yōu)勢(shì),，但其發(fā)展成熟至可廣泛應(yīng)用仍面臨來(lái)自互連接口與協(xié)議、封裝技術(shù)以及質(zhì)量控制等方面挑戰(zhàn),。

　　互連接口與協(xié)議

　　Chiplet各裸片的互連接口和協(xié)議對(duì)于Chiplet技術(shù)十分關(guān)鍵,，其設(shè)計(jì)必須考慮與工藝制程及封裝技術(shù)的適配、系統(tǒng)集成及擴(kuò)展等要求，還需滿足不同領(lǐng)域Chiplet集成對(duì)單位面積傳輸帶寬,、每比特功耗等性能指標(biāo)的要求,。通常，上述指標(biāo)要求通常是相互矛盾的,，從而給Chiplet互連接口與協(xié)議的設(shè)計(jì)帶來(lái)較大挑戰(zhàn),。

　　圖2  主要串行接口分類與應(yīng)用

　　參考OSI網(wǎng)絡(luò)通信層次模型，Chiplet互連接口與協(xié)議可以劃分為物理層（PHY層）,、數(shù)據(jù)鏈路層,、網(wǎng)絡(luò)層以及傳輸層。目前在研的互連接口及協(xié)議更多集中在物理層,，其與工藝,、功耗以及性能緊密相關(guān)，鏈路層及以上接口更多依賴沿用或擴(kuò)展已有接口標(biāo)準(zhǔn)及協(xié)議,。

　　物理層（PHY層）

　　可用于Chiplet技術(shù)物理層互連的接口可以分為串行接口及并行接口兩大類,。

　　a）串行接口

　　從應(yīng)用的傳輸距離角度，串行接口主要包括長(zhǎng)/中/短距Serdes（LR/MR/VSR Serdes）,、特短距XSR Serdes和超短距USR Serdes,，圖2給出了幾類接口的主要應(yīng)用場(chǎng)景。

　　LR/MR/VSR（Middle Reach/Long Reach/Very Short）Serdes通常用于芯片間以及芯片與模塊間通過PCB板連接,，廣泛用于實(shí)現(xiàn)PCI-E,、以太網(wǎng)、RapidIO等通信接口,。這一類接口的主要優(yōu)勢(shì)是成熟可靠,、傳輸距離長(zhǎng)、低成本且易于集成,。然而,，由于在功耗、面積以及延遲方面不具優(yōu)勢(shì),，難以支撐對(duì)上述指標(biāo)敏感的高性能Chiplet芯片的構(gòu)建,。

　　特短距XSR（Extra Short Reach）Serdes針對(duì)裸片間（Die-to-Die，D2D）及裸片-光器件間（Die-to-Optical Engine,，D2OE）間互連定義的Serdes標(biāo)準(zhǔn),。XSR設(shè)計(jì)更著重于面向芯片與光器件間的互連，采用集成了時(shí)鐘數(shù)據(jù)恢復(fù)電路（CDR）的傳統(tǒng)Serdes結(jié)構(gòu),，對(duì)插損開銷要求更為嚴(yán)格,。為達(dá)到更低的誤碼率，需要集成復(fù)雜的前向糾錯(cuò)（FEC）機(jī)制,，因此會(huì)引入顯著的延遲和功耗,，當(dāng)帶寬達(dá)到112G或更高時(shí),，信號(hào)反射帶來(lái)的開銷會(huì)使得這種情況更加惡化。此外,，為了支持良好的信號(hào)完整性,，需要更高性能的芯片制造工藝和封裝基板材料來(lái)支持大規(guī)模集成。XSR更適合部署在具備端到端FEC的裸片與光器件間,。

　　與XSR相比,，USR（Ultra Short Range）Serdes的設(shè)計(jì)更專注于利用2.5D/3D封裝技術(shù)實(shí)現(xiàn)Chiplet芯片內(nèi)裸片到裸片的極短距離（10mm級(jí)別）高速互連通信。由于通信距離短,，USR可以利用高級(jí)編碼、多比特傳輸?shù)认冗M(jìn)技術(shù)提供更高效的解決方案,，實(shí)現(xiàn)更好的性能功耗比,，并具有更好的可擴(kuò)展性。例如,，Kandou公司利用CNRZ-5編碼實(shí)現(xiàn)的Glasswing 112G USR Serdes可以達(dá)到0.72pJ/bit,，224G Serdes可以實(shí)現(xiàn)0.8pJ/bit的每比特功耗。由于USR接口的實(shí)現(xiàn)通常涉及相關(guān)專利技術(shù)（例如編碼方式）,，其互操作兼容性面臨較大挑戰(zhàn),。此外，USR對(duì)傳輸距離的要求制約大規(guī)模的Chiplet芯片集成,。

　　根據(jù)OIF定義的56G Serdes接口規(guī)范,，表2給出了不同類型接口在傳輸、應(yīng)用等方面特性的對(duì)比分析,。

　　b）并行接口

　　目前可用于Chiplet裸片互連的通用并行接口主要有英特爾公司的AIB/MDIO,、TSMC的LIPINCON以及OCP的BoW等。HBM接口也屬于此類接口,，但主要專用于高帶寬存儲(chǔ)器互連,。

　　AIB高級(jí)接口總線（Advanced Interface Bus）類似DDR DRAM接口，是英特爾提出的物理層并行互連標(biāo)準(zhǔn),。在DARPA的CHIPS項(xiàng)目中,，英特爾免費(fèi)提供AIB接口許可給相關(guān)廠商，以支持廣泛的Chiplet生態(tài)系統(tǒng),。MDIO作為AIB的升級(jí)版本,，可以提供更高的傳輸效率，響應(yīng)速度和帶寬密度可以達(dá)到AIB的兩倍以上,。AIB以及MDIO技術(shù)主要適用于通信距離短和損耗低的2.5D及3D封裝技術(shù),，例如EMIB、Foveros等,。

　　LIPINCON是臺(tái)積電針對(duì)Chiplet設(shè)計(jì)提出的一種高性能互連接口,。通過利用InFO及CoWoS等高級(jí)的硅基互連封裝技術(shù),，并采用時(shí)序補(bǔ)償技術(shù)，LIPINCON可以在不使用PLL/DLL的同時(shí)較低功耗和面積開銷,。LIPINCON接口包括兩種PHY類型：PHYC用于SoC裸片,，PHYM用于存儲(chǔ)及收發(fā)器類裸片。

　　BoW 接口由OCP ODSA組設(shè)計(jì)提出,，著重面向解決基于有機(jī)基板的并行互連問題,。BoW定義了三種類型，即BoW-Base,、BoW-Fast和BoW-Turbo,。

　　BoW-Base面向10mm以下傳輸距離，采用非端接的單向接口,，每線數(shù)據(jù)傳輸率可達(dá)4Gbps,；BoW-Fast可以支持走線長(zhǎng)度到50mm，采用端接接口,，支持每線16Gbps傳輸速率,；與BoW-Fast相比，BoW-Turbo采用雙線支持雙向16Gbps傳輸,。BoW支持后向兼容,，對(duì)芯片工藝制程和封裝技術(shù)限制較少，不依賴高級(jí)硅基互連封裝技術(shù),，具有較為廣泛的應(yīng)用范圍,。

　　表3給出了上述Chiplet物理層并行接口在封裝、傳輸速率,、帶寬密度等方面特性對(duì)比,。

　　值得注意的是，上述先進(jìn)的電信號(hào)物理層接口已達(dá)到較低的每比特?cái)?shù)據(jù)傳輸功耗,。然而,，隨著高性能網(wǎng)絡(luò)、計(jì)算等應(yīng)用迅猛增長(zhǎng)的帶寬需求,，數(shù)據(jù)傳輸帶來(lái)的功耗增長(zhǎng)仍是芯片研制所面臨的重要挑戰(zhàn),。Mark Wade等人提出采用光電混合技術(shù)解決I/O瓶頸問題，為Chiplet未來(lái)高性能低功耗互連技術(shù)和標(biāo)準(zhǔn)的發(fā)展提供了新的思路,。

　　上述各接口標(biāo)準(zhǔn)都著重面向優(yōu)化Chiplet特定互連需求設(shè)計(jì),，最優(yōu)的Chiplet互連解決方案與具體應(yīng)用相關(guān)。并行接口雖然可以提供低功耗,、低延遲和高帶寬,，但需要更多的布線資源；串行接口所需布線資源較少,，但是會(huì)帶來(lái)更多的功耗和延遲,。因此,，Chiplet芯片設(shè)計(jì)者必須根據(jù)實(shí)際應(yīng)用需求、約束以及裸片特性選擇合適的一種或多種物理層接口達(dá)到系統(tǒng)優(yōu)化的目標(biāo),。

　　鏈路層及以上

　　可用于構(gòu)建Chiplet系統(tǒng)的鏈路層及以上接口標(biāo)準(zhǔn)主要有PIPE,、CCIX、Tilelink以及ISF等,。

　　PIPE接口標(biāo)準(zhǔn)由英特爾公司在2002年定義,，之后作為PCIe規(guī)范的一部分被不斷更新。PIPE接口可以作為一種通用的物理層和數(shù)據(jù)鏈路層的接口,，用于屏蔽上述多樣化PHY接口的差異,，為上層提供統(tǒng)一的抽象。

　　原則上,，傳統(tǒng)的數(shù)據(jù)鏈路層接口標(biāo)準(zhǔn)（例如以太網(wǎng)MAC,、PCIe等）通過和底層的PHY適配，都可以用于Chiplet的鏈路層傳輸,。由于開源開放性，Tilelink接口協(xié)議目前受到較為廣泛的關(guān)注,。其試圖將片上網(wǎng)絡(luò)以及Cache控制器的實(shí)現(xiàn)與Cache一致性協(xié)議本身解耦,。遵循Tilelink事務(wù)結(jié)構(gòu)的任何Cache一致性協(xié)議可以和任意物理層網(wǎng)絡(luò)以及Cache控制器結(jié)合使用。CCIX接口標(biāo)準(zhǔn)是面向芯片間加速器結(jié)構(gòu)設(shè)計(jì)的,，其在標(biāo)準(zhǔn)PCIe數(shù)據(jù)鏈路層基礎(chǔ)上通過擴(kuò)展事務(wù)層,、協(xié)議層等功能，實(shí)現(xiàn)了對(duì)Cache一致性支持,。CCIX可以支持靈活的拓?fù)浣Y(jié)構(gòu),，主要用于主CPU和加速器間通信。

　　針對(duì)Tilelink,、CCIX等同步通信機(jī)制的可擴(kuò)展性問題,，ODSA項(xiàng)目的積極參與者Netronome公司設(shè)計(jì)了ISF接口協(xié)議。ISF包含傳輸層,、網(wǎng)絡(luò)層以及鏈路層,，是一種可以支持異步存儲(chǔ)訪問的輕量級(jí)消息協(xié)議。ISF最初用于Netronome公司的NFP網(wǎng)絡(luò)流處理器片上部件的互連,，目前擬擴(kuò)展支持Chiplet裸片間互連,。

　　與工業(yè)界密切進(jìn)行Chiplet相關(guān)互連標(biāo)準(zhǔn)規(guī)范的研究不同，學(xué)術(shù)界的研究焦點(diǎn)主要集中于裸片間網(wǎng)絡(luò)層NOC架構(gòu)及算法的設(shè)計(jì)優(yōu)化,，較多關(guān)注基于主動(dòng)中介層實(shí)現(xiàn)高性能的Chiplet片上網(wǎng)絡(luò)通信,。

　　封裝技術(shù)

　　Chiplet中裸片的互連的物理實(shí)現(xiàn)依賴于芯片封裝過程完成，多芯片封裝技術(shù)的性能,、成本以及成熟度極大影響Chiplet芯片的應(yīng)用,。如圖3所示,，根據(jù)連接介質(zhì)及工藝的不同，可用于支持Chiplet互連的封裝技術(shù)可分為基于基板（Substrate）的封裝技術(shù),、基于硅轉(zhuǎn)接層（interposers,，也稱中介層、轉(zhuǎn)接板）的封裝技術(shù)和基于重分布層（Redistribution Layer,，RDL）的扇出（Fan-Out）封裝技術(shù),。

　　圖3  Chiplet封裝技術(shù)示意

　　由于成本等方面原因，有機(jī)基板使用較為廣泛,。有機(jī)基板材料與傳統(tǒng)PCB類似,，通過蝕刻工藝完成布線連接，不依賴于半導(dǎo)體制造設(shè)備的硅工藝,。多個(gè)裸片可以基于基板通過引線鍵合（Wire bonding）或倒裝（Flip Chip）技術(shù)利用有機(jī)基板進(jìn)行高密度連接,。由于不需要依賴芯片代工廠（Foundry）工藝，基于基板的封裝方式材料及生產(chǎn)成本較低,，封裝大小可以達(dá)到110mm*110mm（柵格陣列封裝LGA）,，在大規(guī)模Chiplet系統(tǒng)中使用較為廣泛。然而,，鍵合以及倒裝互連IO引腳密度較低,，且芯片大量引腳被電源地占據(jù)，導(dǎo)致可用于傳輸數(shù)據(jù)的引腳更加緊張,，限制了全芯片對(duì)外帶寬,。此外，串?dāng)_效應(yīng)也會(huì)阻礙單引腳數(shù)據(jù)傳輸能力的提升,。上述問題也會(huì)限制Chiplet裸片間連接的傳輸帶寬,，從而影響更高性能Chiplet芯片構(gòu)建。

　　基于硅中介層的封裝技術(shù)是2.5D/3D封裝技術(shù)的主要形式,，通過在基板和裸片間上放置額外的硅層承接裸片間的互連通信,，裸片與基板之間則通過硅過孔（Through-silicon vias，TSVs）和微凸點(diǎn)（Micro-Bump）連接,。由于微凸點(diǎn)和TSV可以提供更小的凸點(diǎn)間距和走線距離,，基于硅中介層的封裝技術(shù)可以提供更高的IO密度以及更低的傳輸延遲和功耗。然而,，由芯片代工廠提供的硅中介層的實(shí)現(xiàn)與有機(jī)基板相比,，在材料和工藝實(shí)現(xiàn)成本方面都大大增加。如圖3（c）所示,，針對(duì)這一問題,，硅橋（Silicon Bridge）技術(shù)試圖融合基板和硅中介層技術(shù)，通過在基板上集成較小的薄層進(jìn)行裸片間互連（小于75um）,，以期在性能和成本間取得良好的平衡,。值得注意的是,，硅中介層有兩種形式，一種是只包含連接電路的被動(dòng)中介層,，另外一種是不僅包含連接電路還集成邏輯電路的主動(dòng)中介層,。主動(dòng)中介層實(shí)現(xiàn)成本較高，但可以提供比被動(dòng)中介層更靈活更易于擴(kuò)展的解決方案,，因而在學(xué)術(shù)界受到廣泛關(guān)注,。

　　基于重分布層的無(wú)基板的扇出封裝技術(shù)在晶圓表面沉積金屬和介質(zhì)層，形成重分布層（RDL）承載相應(yīng)的金屬布線圖形,，對(duì)芯片的IO端口進(jìn)行重新布局,，將其布置到超出裸片面積外的寬松區(qū)域。扇出封裝技術(shù)中,，RDL可以縮短電路的長(zhǎng)度,，使得信號(hào)質(zhì)量大幅提高，同時(shí)有效減少芯片的面積,，提高Chiplet集成度,。此外，扇出封裝作為一種無(wú)基板（Substrate-less）的封裝方式,，其垂直高度較低,，從而能提供額外的垂直空間讓更多的元件可以向上堆疊。與基于硅中介層的封裝技術(shù)相比,，扇出封裝的成本相對(duì)較低，但布線資源受限于RDL布線層次,。由于臺(tái)積電的InFo（集成扇出封裝）技術(shù)在蘋果公司iPhone 7中A10處理器的成功應(yīng)用,，扇出型技術(shù)受到了封測(cè)廠和芯片代工廠的廣泛關(guān)注，目前市場(chǎng)已有10余種扇出封裝技術(shù)推出,，可為Chiplet集成提供更多選擇,。

　　表4給出了可用于Chiplet集成的封裝技術(shù)的對(duì)比。隨著Chiplet技術(shù)的不斷發(fā)展成熟,，與之匹配的封裝技術(shù)也在不斷演化,，以期通過克服性能、功耗,、成本以及可實(shí)現(xiàn)性問題,，為Chiplet技術(shù)應(yīng)用提供更好支撐。

　　質(zhì)量控制技術(shù)

　　Chiplet中集成的裸片通常都是經(jīng)過硅驗(yàn)證的產(chǎn)品,，可以保證本身設(shè)計(jì)和物理實(shí)現(xiàn)的正確性,，但在進(jìn)行篩選和封裝的過程中，仍然會(huì)出現(xiàn)良率的問題,。對(duì)于Chiplet芯片來(lái)說,，單個(gè)問題裸片會(huì)導(dǎo)致全芯片失效,，代價(jià)很高。因此,，完善全面的測(cè)試對(duì)于Chiplet芯片質(zhì)量控制尤為重要,，而與單芯片集成相比，Chiplet將多個(gè)裸片封裝在一起,，加劇了芯片測(cè)試的困難,。Chiplet芯片管腳有限，可能僅能保證裸片部分管腳或部分裸片的測(cè)試連接需求,，這對(duì)Chiplet全面測(cè)試帶來(lái)了新的挑戰(zhàn),。

　　Chiplet配套的EDA軟件是解決這一問題的重要手段。在芯片設(shè)計(jì)制造過程中,，30%-40%的成本是工具軟件,。Chiplet技術(shù)需要EDA工具從架構(gòu)探索、芯片設(shè)計(jì),、物理及封裝實(shí)現(xiàn)等提供全面支持,。以在各個(gè)流程提供智能化、優(yōu)化的實(shí)施輔助,，將人工參與度降至最低,，避免引入問題和錯(cuò)誤。

　　在此方面,，學(xué)術(shù)界和工業(yè)界的許多研究機(jī)構(gòu)和公司已經(jīng)開始了許多富有成效的工作,。佐治亞理工學(xué)院Jinwoo Kim等人介紹了面向2.5D Chiplet封裝的EDA流程，該流程覆蓋并完全自動(dòng)化了架構(gòu),、電路和封裝的整個(gè)設(shè)計(jì)階段,，并使用具有NOC配置的ROCKET-64 CPU驗(yàn)證了其EDA流程的可用性。此外,，Cadence,、Synopsys和Mentor等傳統(tǒng)的集成電路EDA公司都在研發(fā)支撐Chiplet集成的相關(guān)工具。

　　Chiplet技術(shù)的應(yīng)用及發(fā)展趨勢(shì)

　　雖然Chiplet異構(gòu)集成技術(shù)的標(biāo)準(zhǔn)化剛剛開始,，但其已在諸多領(lǐng)域體現(xiàn)出獨(dú)特的優(yōu)勢(shì),，應(yīng)用范圍從高端的高性能CPU、FPGA,、網(wǎng)絡(luò)芯片到低端的藍(lán)牙,、物聯(lián)網(wǎng)及可穿戴設(shè)備芯片。

　　在高性能CPU芯片方面,，AMD推出的Zen 2架構(gòu)通過將不同工藝節(jié)點(diǎn)的多個(gè)處理器核裸片（7nm）,、IO裸片（14nm）以及存儲(chǔ)器裸片組合構(gòu)建成Chiplet芯片，從而以較低的成本獲得高端工藝帶來(lái)的計(jì)算處理性能提升。

　　英特爾公司 Stratix 10高性能FPGA較早采用Chiplet技術(shù)研制,，通過EMIB硅橋封裝技術(shù)（2.5D）基于AIB接口實(shí)現(xiàn)FPGA邏輯裸片與Serdes IO裸片之間的集成,。Stratix 10集成了來(lái)自三個(gè)芯片代工廠的6種工藝節(jié)點(diǎn)的裸片，有效證明了不同代工廠面向Chiplet技術(shù)的互操作性,。英特爾公司 Agilex系列FPGA則利用了先進(jìn)的3D封裝技術(shù)實(shí)現(xiàn)了包括10nm FPGA核心與112G Serdes的集成,，證明了Chiplet技術(shù)應(yīng)用于構(gòu)建高工藝制程和高I/O性能芯片的可行性。

　　zGlue公司專注于中低端Chiplet芯片的研制和標(biāo)準(zhǔn)化,，其研制或代工的藍(lán)牙,、物聯(lián)網(wǎng)、WiFi等Chiplet芯片,，裸片來(lái)源ADI,、Dialog，Macronix和Vishay等30多家公司的近100種芯片產(chǎn)品,。其建立了一套基礎(chǔ)的Chiplet EDA工具鏈,，使得快速實(shí)現(xiàn)裸片組合與復(fù)用成為可能。

　　總體來(lái)看,，Chiplet技術(shù)由于可以在芯片涉及的良率,、成本等多個(gè)維度提供可定制性和可優(yōu)化性，其延伸的領(lǐng)域?qū)⒃絹?lái)越廣泛,，隨著芯片開源生態(tài)及敏捷開發(fā)的快速興起,，Chiplet異構(gòu)芯片集成技術(shù)將成為未來(lái)芯片研制的主流技術(shù)，值得科研機(jī)構(gòu)和工業(yè)界對(duì)相關(guān)技術(shù)挑戰(zhàn)和問題提前布局,，展開研究,。

　　總結(jié)

　　Chiplet異構(gòu)集成技術(shù)作為破解摩爾定律放緩的可能解決方案近年來(lái)受到廣泛關(guān)注。盡管Chiplet技術(shù)還存在一些尚未解決的技術(shù)問題,，例如缺少成熟的互連接口,、良率控制難度大等，但是在眾多芯片研制領(lǐng)域已展現(xiàn)出較好的效能及性價(jià)比,。與成本高昂的高工藝制程（在7nm及以下）單芯片技術(shù)方案相比，具有顯著優(yōu)勢(shì),。因此,，在工業(yè)界和學(xué)術(shù)界Chiplet技術(shù)逐漸成為研究和討論的熱點(diǎn)。在對(duì)Chiplet技術(shù)的優(yōu)勢(shì)和挑戰(zhàn)進(jìn)行了詳細(xì)討論的基礎(chǔ)上,，我們認(rèn)為Chiplet技術(shù)將成為下一代芯片研制的主流技術(shù),，應(yīng)予以密切關(guān)注，積極參與技術(shù)研發(fā)和標(biāo)準(zhǔn)規(guī)范制定過程,，有效把握這一技術(shù)趨勢(shì),，從而在部分芯片研制領(lǐng)域?qū)崿F(xiàn)彎道超車。