??? 摘 要： 結(jié)合高速DSP圖像處理系統(tǒng)討論了高速數(shù)字電路中的信號(hào)完整性" title="信號(hào)完整性">信號(hào)完整性問(wèn)題,，分析了系統(tǒng)中信號(hào)反射,、串?dāng)_" title="串?dāng)_">串?dāng)_、地彈" title="地彈">地彈等現(xiàn)象破壞信號(hào)完整性的原因,，通過(guò)先進(jìn)IS工具的輔助設(shè)計(jì),，找出了確保系統(tǒng)信號(hào)完整性的具體方法。
??? 關(guān)鍵詞：高速電路設(shè)計(jì)? 信號(hào)完整性? DSP系統(tǒng)
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??? 深亞微米工藝在IC設(shè)計(jì)中的使用使得芯片的集成規(guī)模更大,、體積越來(lái)越小,、引腳數(shù)越來(lái)越多；由于近年來(lái)IC工藝的發(fā)展,，使得其速度越來(lái)越高,。從而，使得信號(hào)完整性問(wèn)題引起電子設(shè)計(jì)者廣泛關(guān)注,。
??? 在視頻處理系統(tǒng)中,，多維并行輸入輸出信號(hào)的頻率一般都在百兆赫茲以上，而且對(duì)時(shí)序的要求也非常嚴(yán)格,。本文以DSP圖像處理系統(tǒng)為背景,，對(duì)信號(hào)完整性進(jìn)行準(zhǔn)確的理論分析，對(duì)信號(hào)完整性涉及的典型問(wèn)題[1]——不確定狀態(tài)、傳輸線效應(yīng),、反射,、串?dāng)_、地彈等進(jìn)行深入研究,，并且從實(shí)際系統(tǒng)入手,，利用IS仿真軟件尋找有效的途徑，解決系統(tǒng)的信號(hào)完整性問(wèn)題,。
1 系統(tǒng)簡(jiǎn)介
??? 為了提高算法效率,，實(shí)時(shí)處理圖像信息，本圖像處理系統(tǒng)是基于DSP+FPGA結(jié)構(gòu)設(shè)計(jì)的,。系統(tǒng)由SAA7111A視頻解碼器,、TI公司的TMS320C6701 DSP、Altera公司的EP1K50QC208 FPGA,、PCI9054 PCI接口控制器以及SBRAM,、SDRAM、FIFO,、FLASH等構(gòu)成,。FPGA是整個(gè)系統(tǒng)的時(shí)序控制中心和數(shù)據(jù)交換的橋梁，而且能夠?qū)D像數(shù)據(jù)實(shí)現(xiàn)快速底層處理,。DSP是整個(gè)系統(tǒng)實(shí)時(shí)處理高級(jí)算法的核心器件,。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。
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??? 在整個(gè)系統(tǒng)中,，PCB電路板的面積僅為15cm×15cm,系統(tǒng)時(shí)鐘頻率高達(dá)167MHz,，時(shí)鐘沿時(shí)間為0.6ns。由于系統(tǒng)具有快斜率瞬變和極高的工作頻率以及很大的電路密度,，使得如何處理高速信號(hào)問(wèn)題成為一個(gè)制約設(shè)計(jì)成功的關(guān)鍵因素,。
2 系統(tǒng)中信號(hào)完整性問(wèn)題及解決方案
2.1信號(hào)完整性問(wèn)題產(chǎn)生機(jī)理
??? 信號(hào)的完整性是指信號(hào)通過(guò)物理電路傳輸后，信號(hào)接收端看到的波形與信號(hào)發(fā)送端發(fā)送的波形在容許的誤差范圍內(nèi)保持一致,，并且空間鄰近的傳輸信號(hào)間的相互影響也在容許的范圍之內(nèi),。因此，信號(hào)完整性分析的主要目標(biāo)是保證高速數(shù)字信號(hào)可靠的傳輸,。實(shí)際信號(hào)總是存在電壓的波動(dòng)，如圖2所示,。在A,、B兩點(diǎn)由于過(guò)沖和振鈴[2]的存在使信號(hào)振幅落入陰影部分的不確定區(qū)，可能會(huì)導(dǎo)致錯(cuò)誤的邏輯電平發(fā)生,?？偩€信號(hào)傳輸?shù)那闆r更加復(fù)雜，任何一個(gè)信號(hào)發(fā)生相位上的超前或滯后都可能使總線上數(shù)據(jù)出錯(cuò)，如圖3所示,。圖中,，CLK為時(shí)鐘信號(hào)，D0,、D1,、D2、D3是數(shù)據(jù)總線上的信號(hào),，系統(tǒng)允許信號(hào)最大的建立時(shí)間" title="建立時(shí)間">建立時(shí)間[1]為Δt,。在正常情況下，D0,、D1,、D2、D3信號(hào)建立時(shí)間Δt1＜Δt,，在Δt時(shí)刻之后數(shù)據(jù)總線的數(shù)據(jù)已穩(wěn)定,，系統(tǒng)可以從總線上采樣到正確的數(shù)據(jù),如圖3(a)所示。相反,，當(dāng)信號(hào)D1,、D2、D3受過(guò)沖和振鈴等信號(hào)完整問(wèn)題干擾時(shí),，總線信號(hào)就發(fā)生了相位偏移和失真現(xiàn)象,，使D0、D1,、D2,、D3信號(hào)建立時(shí)間Δt2＞Δt，系統(tǒng)在?駐t時(shí)刻將從總線上得到錯(cuò)誤數(shù)據(jù)信息,，產(chǎn)生錯(cuò)誤的控制信號(hào),，擾亂了正常工作，使信號(hào)完整性問(wèn)題更加復(fù)雜,，如圖3(b)所示,。
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2.2 信號(hào)的反射
??? 信號(hào)的反射就是指在傳輸線端點(diǎn)上有回波。當(dāng)傳輸線上的阻抗不連續(xù)時(shí),，就會(huì)導(dǎo)致信號(hào)反射的發(fā)生,。在這里，以圖4所示的理想傳輸線模型來(lái)分析與信號(hào)反射有關(guān)的重要參數(shù),。圖中,，理想傳輸線L被內(nèi)阻為R0的數(shù)字信號(hào)驅(qū)動(dòng)源VS驅(qū)動(dòng)，傳輸線的特性阻抗為Z0,，負(fù)載阻抗為RL,。在臨界阻抗情況下,，R0＝Z0＝RL，傳輸線的阻抗是連續(xù)的,，不會(huì)發(fā)生任何反射,。在實(shí)際系統(tǒng)中由于臨界阻尼情況很難滿足，所以最可靠的適用方式是輕微的過(guò)阻尼,，因?yàn)檫@種情況沒(méi)有能量反射回源端,。
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??? 負(fù)載端阻抗與傳輸線阻抗不匹配會(huì)在負(fù)載端（B點(diǎn)）反射一部分信號(hào)回源端（A點(diǎn)），反射電壓信號(hào)的幅值由負(fù)載反射系數(shù)PL決定,，可由下式求出：
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式中,，PL稱為負(fù)載電壓反射系數(shù)，它實(shí)際上是反射電壓與入射電壓之比,。由式（1）可知-1≤PL≤+1,，當(dāng)RL＝Z0時(shí)，PL＝0,，不會(huì)發(fā)生反射,。可見(jiàn),，只要根據(jù)傳輸線的特性阻抗進(jìn)行終端匹配,，就能消除反射。從原理上說(shuō),，反射波的幅度可以大到入射電壓的幅度,，極性可正可負(fù)。當(dāng)RL
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??? 在高速數(shù)字系統(tǒng)中,，傳輸線的長(zhǎng)度符合下式時(shí)應(yīng)使用端接技術(shù)[3]：
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式中,，L為傳輸線線長(zhǎng)，tr為源端信號(hào)的上升時(shí)間,，tpdL為傳輸線上每單位長(zhǎng)度的帶載傳輸延遲。即當(dāng)tr小于2TD (TD為傳輸延時(shí))時(shí)，源端完整的電平轉(zhuǎn)移將發(fā)生在從傳輸線的接收端反射回源端的反射波到達(dá)源端之前,，這需要使用端接匹配技術(shù),，否則會(huì)在傳輸線上引起振鈴。
??? 結(jié)合圖1設(shè)計(jì)本系統(tǒng)時(shí),，采用MentorGraphics公司的信號(hào)完整性分析工具InterconnectSynthesis（IS）,，信號(hào)驅(qū)動(dòng)器和接收器均使用TTL_S工藝器件的IBIS模型進(jìn)行電路仿真，選擇出正確的布線策略和端接方式,。DSP與SBSRAM接口的時(shí)鐘高達(dá)167MHz,，時(shí)鐘傳輸和延時(shí)極小，很容易在信號(hào)線出現(xiàn)反射現(xiàn)象,。根據(jù)公式（2）,要消除源端的反射波必須在源端進(jìn)行阻抗匹配,，使反射系數(shù)PS為0。用interconnectSynthsis仿真測(cè)試可得此時(shí)鐘線的傳輸阻抗Z0＝47Ω,。因此,，在DSP的SDCLK時(shí)鐘的輸出端應(yīng)采用串聯(lián)匹配法[1][3]，串入47Ω的電阻進(jìn)行源端匹配消除源端的信號(hào)反射現(xiàn)象,。對(duì)于負(fù)載端的反射,，根據(jù)公式（1）,要使PL=0，必須保證負(fù)載阻抗RL=Z0,。因此,，在SBSRAM的時(shí)鐘輸入端口應(yīng)采用戴維南終端匹配法[1][3]，并聯(lián)兩個(gè)電阻R1和R2且R1=R2=94Ω(R1//R2=Z0)實(shí)現(xiàn)終端匹配,，其端接前后InterconnectSynthesis仿真的波形如圖5所示,。端接后信號(hào)線的反射噪聲明顯減小，滿足了系統(tǒng)對(duì)時(shí)鐘信號(hào)完整性的要求,。
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2.3 信號(hào)的串?dāng)_
??? 串?dāng)_是指當(dāng)信號(hào)在傳輸線上傳播時(shí),，因電磁耦合對(duì)相鄰傳輸線產(chǎn)生不期望的電壓或電流噪聲干擾。隨著電子產(chǎn)品的小型化,，PCB 板線間距減小,，串?dāng)_問(wèn)題更加嚴(yán)重。
??? 對(duì)于高速電路來(lái)說(shuō),，一般都采用平板電源地層,兩導(dǎo)體間的串?dāng)_取決于它們的耦合電感和耦合電容[3],。在數(shù)字電路設(shè)計(jì)中，通常感性串?dāng)_要比容性串?dāng)_大,，所以應(yīng)重點(diǎn)考慮導(dǎo)線間的互感問(wèn)題,。兩導(dǎo)體間的感性串?dāng)_系數(shù)計(jì)算可以通過(guò)下式得出：
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式中，常數(shù)k取決于信號(hào)的建立時(shí)間和信號(hào)線的干擾長(zhǎng)度（平行長(zhǎng)度）,；H為信號(hào)線到平板地層的距離,；D為兩干擾線的中心的距離,。由（4）式可知，串?dāng)_大小與線間距（D）成反比,，與線平行長(zhǎng)度（k）成正比,，與信號(hào)線距地層的距離（H）成正比。針對(duì)這些串?dāng)_的特性,，結(jié)合圖1設(shè)計(jì)本系統(tǒng)時(shí),主要用以下幾種方法減少串?dāng)_:（1）加大線的間距,，盡可能減少DSP與SBSRAM、SDRAM以及FPGA之間高速信號(hào)線的平行長(zhǎng)度,，必要時(shí)采用jog方式走線;(2）高速信號(hào)線在滿足條件的情況下,，加入端接匹配減少或消除反射，從而減小串?dāng)_,；(3)將信號(hào)層的走線高度限制在高于地平面10mil左右,，可以顯著減少串?dāng)_；(4）用InterconnectSynthsis進(jìn)行仿真時(shí),，在串?dāng)_嚴(yán)重的兩條線之間插入一條地線,，可以起到隔離作用，從而減少串?dāng)_,。
2.4 地彈噪聲
??? 隨著數(shù)字設(shè)備的速度變快,，它們的輸出開(kāi)關(guān)時(shí)間越來(lái)越少。當(dāng)大量的開(kāi)關(guān)電路同時(shí)由邏輯高變?yōu)檫壿嫷蜁r(shí),由于地線通過(guò)電流的能力不夠,電流涌動(dòng)就會(huì)引起地參考電壓發(fā)生波動(dòng), 稱之為地彈,。
??? 在地彈現(xiàn)象的分析中,，對(duì)驅(qū)動(dòng)設(shè)備來(lái)說(shuō)，外部設(shè)備都被看作容性負(fù)載即（C1～Cn）,。這些容性負(fù)載儲(chǔ)存的電荷量Q可由下式?jīng)Q定：
??? Q=V×C
上式中,，V是電容器兩端上的電壓，C是容性負(fù)載的電容,。
??? 一個(gè)設(shè)備外界和地線通路都有內(nèi)在的電感L[2],。在大量數(shù)字邏輯輸出由高電壓變?yōu)榈碗妷旱倪^(guò)程中，儲(chǔ)存在負(fù)載電容的電荷會(huì)涌向設(shè)備地,，這個(gè)電流浪涌會(huì)通過(guò)電感L產(chǎn)生電壓VGND,，其大小可用下式得出：
??? VGND=L×(di/dt)
??? 由于系統(tǒng)地和設(shè)備地之間的電壓VGND的存在，對(duì)于各邏輯器件來(lái)說(shuō),，其有效輸入電壓值為：VACTIVE=VIN－ VGND,。如果地彈產(chǎn)生的電壓值VGND過(guò)大，就會(huì)導(dǎo)致各器件對(duì)輸入電壓判斷的錯(cuò)誤,，擾亂整個(gè)系統(tǒng)的正常工作,。
??? 結(jié)合圖1設(shè)計(jì)本系統(tǒng)時(shí)，由于FPGA控制邏輯部分存在大量快速開(kāi)關(guān)輸出電路,，當(dāng)這些開(kāi)關(guān)電路同時(shí)發(fā)生邏輯變化時(shí),，產(chǎn)生的開(kāi)關(guān)電流會(huì)涌入地平面回路,，破壞地平面的參考電壓，引入地彈噪聲" title="地彈噪聲">地彈噪聲,。對(duì)于地彈噪聲的干擾,通過(guò)下面幾種方法可減小地彈對(duì)電路的影響:（1）增加 VCC∕GND間的去耦電容個(gè)數(shù),并盡可能使其與VCC∕GND對(duì)數(shù)相等;（2）降低器件的輸出容性負(fù)載,減少負(fù)載器件個(gè)數(shù),；用SN74LVTH62245驅(qū)動(dòng)器實(shí)現(xiàn)FPGA同步輸出引腳與DSP數(shù)據(jù)線的隔離,；用SN74LBI6244構(gòu)成地址隔離,，降低同步噪聲對(duì)DSP高速電路的干擾；（3）在電源輸入端跨接10～100μF的電解電容,，在每個(gè)集成電路芯片都布置一個(gè)0.1μF的瓷片電容,，濾掉電源和地的噪聲信號(hào)；（4)對(duì)于抗噪能力弱,、關(guān)斷時(shí)電源變化大的SBSRAM,、SDRAM存儲(chǔ)器件，在芯片的電源線和地線之間接入0.1μF的退耦電容,。在采取地彈噪聲處理后利用頻譜分析儀測(cè)得系統(tǒng)的騷擾頻譜,，可以發(fā)現(xiàn)頻譜已經(jīng)變得很平坦，騷擾電平已降到系統(tǒng)容許的范圍以內(nèi),，達(dá)到了系統(tǒng)對(duì)地參考電壓的要求,。
??? 在高速電路設(shè)計(jì)中，信號(hào)完整性問(wèn)題是一個(gè)復(fù)雜的問(wèn)題,，往往有許多難以預(yù)料的因素影響整個(gè)系統(tǒng)的性能,。因此信號(hào)完整性分析在高速電路設(shè)計(jì)中的作用舉足輕重，只有解決好高速設(shè)計(jì)中的信號(hào)完整性問(wèn)題,，高速系統(tǒng)才能準(zhǔn)確,、穩(wěn)定地工作。
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