HDLC數(shù)據(jù)幀并行搜幀解封裝模塊的設(shè)計(jì)與驗(yàn)證
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>526 K
標(biāo)簽： HDLC協(xié)議 搜幀解封裝 System Verilog
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文檔介紹：HDLC信號(hào)鏈路是國(guó)際標(biāo)準(zhǔn)化組織(ISO)制定的高級(jí)數(shù)據(jù)鏈路的控制規(guī)程(High Level Data Link Control，HDLC),。遵循HDLC標(biāo)準(zhǔn)數(shù)據(jù)鏈路層規(guī)范,，采用硬件描述語(yǔ)言Verilog HDL實(shí)現(xiàn)了一種基于并行結(jié)構(gòu)的HDLC搜幀解封裝電路,，并采用System Verilog技術(shù)搭建驗(yàn)證平臺(tái)，隨機(jī)生成HDLC數(shù)據(jù)幀來驗(yàn)證設(shè)計(jì)正確性,。使用Modelsim軟件仿真波形,，在仿真過程中，對(duì)于凈荷區(qū)數(shù)據(jù)長(zhǎng)度為10個(gè)字節(jié)的HDLC數(shù)據(jù)幀,，解碼器電路工作完成需要16個(gè)時(shí)鐘周期,，兼顧了處理速度和靈活性。使用QuartusII軟件綜合,，在Altera CycloneV器件上,，電路使用了8塊自適應(yīng)邏輯模塊ALM，24個(gè)寄存器,，35個(gè)引腳,。
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