一款應(yīng)用于物聯(lián)網(wǎng)芯片的皮安級CMOS電壓基準(zhǔn)源[電源技術(shù)][通信網(wǎng)絡(luò)]

設(shè)計(jì)了一種應(yīng)用于物聯(lián)網(wǎng)芯片的極低功耗電壓基準(zhǔn)源,。由于漏致勢壘降低(Drain-Induced Barrier Lowering,，DIBL)效應(yīng),，柵致漏極泄漏(Gate-Induced Drain Leakage,，GIDL)效應(yīng)及柵-漏電容饋通效應(yīng)的影響,，傳統(tǒng)的基于MOS管漏電流的皮安級電壓基準(zhǔn)源雖然可以實(shí)現(xiàn)較低的溫度系數(shù)，但是線性調(diào)整率及電源抑制比(Power Supply Rejection Ratio,，PSRR)過低,，大大限制了其在具有高電源噪聲的物聯(lián)網(wǎng)芯片中的應(yīng)用。在傳統(tǒng)的雙MOS管電壓基準(zhǔn)源基礎(chǔ)上,，基于0.18 μm CMOS工藝,，設(shè)計(jì)了一種新型的自穩(wěn)壓五MOS管電壓基準(zhǔn)源。Spectre仿真結(jié)果顯示,，0~120 ℃范圍內(nèi),，該自穩(wěn)壓五MOS管電壓基準(zhǔn)源的平均溫度系數(shù)為39.2 ppm/℃；電源電壓1.0~2.0 V范圍內(nèi),，該電壓基準(zhǔn)源的線性調(diào)整率為33.4 ppm/V,；負(fù)載電容3 pF情況下，該電壓基準(zhǔn)的PSRR性能為-9 [email protected] Hz及-62 dB@100 Hz,。另外,，在該0.18 μm CMOS工藝下，該電壓基準(zhǔn)的電流消耗僅為59 pA@27 ℃,，版圖面積僅為5 400 μm2,。

發(fā)表于：11/12/2019 9:38:00 AM