設(shè)計(jì)應(yīng)用-AET-電子技術(shù)應(yīng)用

一種數(shù)字集群系統(tǒng)中GMSK信號(hào)的相偏跟蹤算法[通信與網(wǎng)絡(luò)][通信網(wǎng)絡(luò)]

針對(duì)國(guó)內(nèi)某集群系統(tǒng)采用準(zhǔn)相干解調(diào)時(shí)遇到的頻率同步問題，進(jìn)行研究討論并提出解決方案。由于準(zhǔn)相干解調(diào)對(duì)系統(tǒng)收發(fā)的頻率同步精度要求非常高，采用常規(guī)的頻偏估計(jì)補(bǔ)償思路難以滿足要求，從而使得準(zhǔn)相干解調(diào)的性能優(yōu)勢(shì)無(wú)法體現(xiàn)。針對(duì)此問題，提出了一種分段相位跟蹤算法：通過對(duì)頻偏補(bǔ)償后殘留頻偏引起的大相位誤差進(jìn)行分段相位跟蹤并補(bǔ)償?shù)姆绞剑瑏?lái)降低殘留頻偏對(duì)系統(tǒng)解調(diào)性能的影響，所得解調(diào)性能與理想頻率同步下的性能基本一致。所提算法尤其適用于頻偏估計(jì)誤差較大的系統(tǒng)。

發(fā)表于：9/4/2024 3:09:37 PM

無(wú)線供電MEC中基于S-PSO的任務(wù)卸載策略研究[通信與網(wǎng)絡(luò)][物聯(lián)網(wǎng)]

隨著5G技術(shù)和物聯(lián)網(wǎng)的快速發(fā)展，大量的物聯(lián)網(wǎng)設(shè)備接入到無(wú)線通信網(wǎng)絡(luò)中，由于物聯(lián)網(wǎng)設(shè)備計(jì)算和能量資源有限，將移動(dòng)邊緣計(jì)算（MEC）和無(wú)線供電技術(shù)（WPT）集成，可以給移動(dòng)設(shè)備（MD）提供能量和計(jì)算任務(wù)處理服務(wù)。首先構(gòu)建了多用戶設(shè)備多服務(wù)器的任務(wù)卸載模型，然后在粒子群優(yōu)化算法的基礎(chǔ)上，加入Levy飛行策略和改進(jìn)的權(quán)重更新方法，提出了S-PSO算法來(lái)優(yōu)化系統(tǒng)的時(shí)延與能耗，最后仿真結(jié)果表明，S-PSO算法與其他基準(zhǔn)方案相比較，有效降低了系統(tǒng)的時(shí)延與能耗，提高了計(jì)算網(wǎng)絡(luò)的性能。

發(fā)表于：9/4/2024 2:57:57 PM

面向臺(tái)區(qū)智能終端的高強(qiáng)度商用密碼安全管理方法研究[測(cè)試測(cè)量][智能電網(wǎng)]

低壓配電臺(tái)區(qū)智能融合終端安全業(yè)務(wù)的處理集中在安全芯片中，包括密鑰的存儲(chǔ)與使用、與云側(cè)端側(cè)的身份認(rèn)證、數(shù)據(jù)的加解密等。針對(duì)智能融合終端安全業(yè)務(wù)集中轉(zhuǎn)發(fā)方案硬件成本過高、密鑰管理復(fù)雜的問題，通過協(xié)議結(jié)構(gòu)化設(shè)計(jì)和狀態(tài)機(jī)輪詢，提出了數(shù)據(jù)中斷方式緩存與業(yè)務(wù)排隊(duì)分發(fā)處理的方法，實(shí)現(xiàn)在一顆安全模塊上多種安全業(yè)務(wù)的融合，融合方案充分利用了安全模塊的空閑時(shí)間片，統(tǒng)一了不同業(yè)務(wù)的密鑰管理，并通過功能和壓力測(cè)試驗(yàn)證該方法的可行性和可靠性。達(dá)到了降本增效的目的，證明了配電臺(tái)區(qū)智能融合終端安全業(yè)務(wù)融合技術(shù)上可行，經(jīng)濟(jì)上節(jié)約，業(yè)務(wù)上必要。

發(fā)表于：9/4/2024 2:36:15 PM

雙模態(tài)穩(wěn)態(tài)誘發(fā)腦電刺激系統(tǒng)設(shè)計(jì)[測(cè)試測(cè)量][醫(yī)療電子]

穩(wěn)態(tài)誘發(fā)腦電具有頻率標(biāo)簽特性，在大腦的感知和認(rèn)知研究中具有廣泛應(yīng)用。利用雙模態(tài)刺激可以探索兩類感知功能之間的相互影響。為此，設(shè)計(jì)一個(gè)集成視覺和聽覺模態(tài)的周期性感覺刺激系統(tǒng)。系統(tǒng)以STM32F103RC為核心，控制AD9959輸出兩路正弦信號(hào)，輸出信號(hào)經(jīng)過七階低通濾波電路和十倍放大電路處理，再控制LED燈和蜂鳴器產(chǎn)生視覺和聽覺刺激。系統(tǒng)輸出的正弦信號(hào)參數(shù)的平均誤差分別為0.03%（頻率）、1.10%（幅度）、0%（相位）。進(jìn)一步，開展腦電采集實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果表明系統(tǒng)輸出的視覺和聽覺刺激能產(chǎn)生穩(wěn)態(tài)誘發(fā)腦電。該系統(tǒng)在視聽感知功能研究方面具有應(yīng)用價(jià)值。

發(fā)表于：9/4/2024 2:25:30 PM

Optimality在多個(gè)場(chǎng)景的時(shí)域仿真中高效性的深度研究[模擬設(shè)計(jì)][工業(yè)自動(dòng)化]

隨著產(chǎn)品的速率及復(fù)雜性越來(lái)越高，針對(duì)仿真而言，除了要求仿真本身具有非常高的精度外，還對(duì)仿真的效率提出了很高的要求。具體到不同的信號(hào)模塊，如DDR系統(tǒng)或者高速串行信號(hào)上，基于速率越來(lái)越高，越來(lái)越希望仿真給能出“最優(yōu)解”的配置，例如DDR5顆粒的ODT的最優(yōu)配置，高速信號(hào)芯片的加重均衡的最優(yōu)配置等參數(shù)。那么如何在成百上千種組合的參數(shù)中選擇相對(duì)最優(yōu)的參數(shù)呢？傳統(tǒng)的軟件只能通過大量的掃描來(lái)進(jìn)行篩選，在仿真時(shí)間和工程師的精力兩方面都有比較大的耗費(fèi)。使用Optimality軟件，通過分享一些具體的仿真案例，展現(xiàn)軟件的智能性，幫助使用者更快速挑選出最優(yōu)的參數(shù)，使DDR及高速串行的仿真工作變得更加輕松，充分體現(xiàn)出Optimality軟件的高效性。

發(fā)表于：9/4/2024 2:14:34 PM

基于AI加速的可復(fù)用FPV平臺(tái)庫(kù)[人工智能][汽車電子]

形式驗(yàn)證FPV可將DUT抽象為狀態(tài)空間進(jìn)行遍歷，針對(duì)動(dòng)態(tài)仿真難以隨機(jī)到的邊界場(chǎng)景、異常場(chǎng)景和復(fù)雜組合場(chǎng)景可提高收斂速度，增強(qiáng)驗(yàn)證質(zhì)量。但高質(zhì)量Property開發(fā)對(duì)驗(yàn)證人員能力有較高的要求。面對(duì)該挑戰(zhàn)，基于Cadence公司Jaspergold ABVIP提出了一種可復(fù)用FPV平臺(tái)庫(kù)解決方案，可在不同模塊之間重用，降低FPV驗(yàn)證平臺(tái)搭建時(shí)間，提升Property質(zhì)量，同時(shí)借助其AI工具Proof Master生成加速Proven效率的database。FPV平臺(tái)庫(kù)+AI Database已在中興微電子某車規(guī)項(xiàng)目落地并復(fù)用，發(fā)現(xiàn)動(dòng)態(tài)仿真遺漏的4個(gè)故障。Proof Master可應(yīng)用于項(xiàng)目全周期內(nèi)，回歸效率平均提升80.17%，F(xiàn)PV平臺(tái)庫(kù)+AI database可提升FPV 初次Proven效率44.96%。與此同時(shí)對(duì)生成式大模型提升Property編寫效率做了一定探討。

發(fā)表于：9/4/2024 2:03:07 PM

使用Cadence AI技術(shù)加速驗(yàn)證效率提升[EDA與制造][消費(fèi)電子]

隨著硬件設(shè)計(jì)規(guī)模和復(fù)雜程度的不斷增加，驗(yàn)證收斂的挑戰(zhàn)難度不斷增大，單純依靠增加 CPU 核數(shù)量并行測(cè)試的方法治標(biāo)不治本。如何在投片前做到驗(yàn)證關(guān)鍵指標(biāo)收斂，是驗(yàn)證工程師面對(duì)的難題。為解決這一難題，提出了采用人工智能驅(qū)動(dòng)的驗(yàn)證EDA工具和生成式大模型兩種提效方案，其中EDA工具有Cadence利用人工智能驅(qū)動(dòng)的Verisium apps和采用機(jī)器學(xué)習(xí)技術(shù)Xcelium ML，前者用來(lái)提升驗(yàn)證故障定位效率，包括Verisium AutoTriage、Verisium SemanticDiff、Verisium WaveMiner等，后者可用來(lái)提升驗(yàn)證覆蓋率收斂效率。生成式大模型可輔助智能debug和自動(dòng)生成驗(yàn)證用例，主要介紹各實(shí)現(xiàn)方案，并給出了項(xiàng)目實(shí)驗(yàn)提升結(jié)果。

發(fā)表于：9/4/2024 1:52:25 PM

Virtuoso iQuantus Insight及Quantus Insight流程在FINFET先進(jìn)工藝項(xiàng)目中加速后仿迭代的應(yīng)用[模擬設(shè)計(jì)][工業(yè)自動(dòng)化]

隨著工藝演進(jìn)，尺寸進(jìn)一步縮小帶來(lái)了更多寄生通路和更大的寄生電阻，后仿結(jié)果和前仿相去甚遠(yuǎn)。如何快速縮小前后仿之間的差距成為重要課題。傳統(tǒng)設(shè)計(jì)中只能通過Quantus Extracted View相對(duì)直觀地對(duì)寄生進(jìn)行分析，無(wú)法更詳細(xì)地進(jìn)行分析，這成為設(shè)計(jì)者們面臨的艱巨挑戰(zhàn)。同時(shí)，后仿發(fā)現(xiàn)問題，只能通過“修改電路-版圖迭代-再次后仿”反復(fù)優(yōu)化，迭代周期長(zhǎng)，如何降低時(shí)間成本成為各公司關(guān)注的重點(diǎn)。Virtuoso iQuantus Insight （ViQI）/Quantus Insight （QI）可基于寄生網(wǎng)表文件進(jìn)行寄生分析及結(jié)果可視化。工程師可借此對(duì)寄生進(jìn)行準(zhǔn)確的分析及假設(shè)，無(wú)需版圖迭代，即可進(jìn)行設(shè)計(jì)優(yōu)化。討論了如何通過ViQI/QI工具在FINFET先進(jìn)工藝項(xiàng)目中實(shí)現(xiàn)快速的后仿迭代，大幅提高工作效率。

發(fā)表于：9/4/2024 1:41:00 PM

基于Cerebrus的Genus+Innovus流程的功耗面積優(yōu)化[模擬設(shè)計(jì)][消費(fèi)電子]

對(duì)于性能功耗面積（PPA）的追求已成為IC芯片設(shè)計(jì)的共識(shí)，尤其是發(fā)展到先進(jìn)工藝節(jié)點(diǎn)，PPA已成為IC設(shè)計(jì)綜合性能的重要指標(biāo)，尤其是對(duì)于大型SoC芯片中clone很多次的模塊，對(duì)于PPA的追求變得更加極致。介紹了基于Cadence公司的Genus工具和Cerebrus 工具，通過綜合階段與后端PR各個(gè)階段的優(yōu)化，共同提升PPA的優(yōu)化方案。最終結(jié)果顯示，在時(shí)序及DRC基本收斂的情況下，使用Cerebrus工具相比Innovus可以使功耗降低3.5%，面積降低3.1%，使用Genus+Innovus流程可以使功耗降低6.4%，面積降低8.5%，極大地降低了芯片的面積及功耗。

發(fā)表于：9/4/2024 1:31:51 PM

Conformal ECO寄存器新增的掃描鏈自動(dòng)化接入方案[模擬設(shè)計(jì)][工業(yè)自動(dòng)化]

隨著芯片規(guī)模的增加，ECO的需求和大小也隨之增加，其中當(dāng)新增寄存器數(shù)量達(dá)到百位量級(jí)時(shí)，人工接入掃描鏈難度也將急劇上升。基于Cadence的Conformal和Innovus等工具，在綜合考量邏輯正確性和中后端物理實(shí)現(xiàn)可行性的基礎(chǔ)上，采用歸一思路下的“S”型連線和room值下的再分組等方法，實(shí)現(xiàn)了上述問題的自動(dòng)化和高效化解決，在邏輯上確保了時(shí)鐘域一致性等問題，物理上同時(shí)兼顧了布局布線優(yōu)化和最大掃描鏈長(zhǎng)度。并且其自動(dòng)化的高效性，在項(xiàng)目實(shí)踐中能夠快速完成上百數(shù)量寄存器的掃描鏈接入。

發(fā)表于：9/4/2024 1:21:13 PM