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基于側(cè)向菲涅爾透鏡耦合的光纖漏水傳感器設(shè)計(jì)*[模擬設(shè)計(jì)][其他]

針對(duì)現(xiàn)有準(zhǔn)分布式液漏監(jiān)測(cè)光纖傳感器光源耦合效率低,、傳導(dǎo)進(jìn)光纖模式少等問題，設(shè)計(jì)了一種側(cè)向耦合的光纖漏水傳感器,，其由菲涅爾透鏡及光纖傳感帶構(gòu)成,。通過Zemax軟件進(jìn)行仿真分析，設(shè)計(jì)并加工特定菲涅爾透鏡,，使光纖傳感器中所用光源能更好地匯聚,。通過實(shí)驗(yàn)對(duì)比有無透鏡時(shí)LED的耦合功率，結(jié)果表明有透鏡的情況下光耦合進(jìn)光纖的功率可提高40%且其他傳感性能不受影響,，所設(shè)計(jì)的菲涅爾透鏡能夠?qū)庠催M(jìn)行高效率的耦合,，在傳感帶長(zhǎng)度相同時(shí)可有效提高分辨率。

發(fā)表于：2023/8/25 15:59:12

基于磁-熱耦合的揚(yáng)聲器溫度場(chǎng)仿真研究[其他][其他]

動(dòng)圈揚(yáng)聲器在大信號(hào)驅(qū)動(dòng)時(shí)因音圈發(fā)熱嚴(yán)重,，會(huì)出現(xiàn)音圈斷路,、短路和脫膠等熱損壞問題，進(jìn)而導(dǎo)致?lián)P聲器單元損壞,。通過建立一款動(dòng)圈揚(yáng)聲器單元的三維有限元模型,，進(jìn)行了基于多物理場(chǎng)耦合的大信號(hào)驅(qū)動(dòng)下的揚(yáng)聲器單元穩(wěn)態(tài)溫度場(chǎng)與應(yīng)力場(chǎng)仿真，并通過試驗(yàn)對(duì)仿真結(jié)果進(jìn)行了驗(yàn)證,。結(jié)果表明：在恒壓功放的作用下,，揚(yáng)聲器單元整體溫度隨音圈電流頻率增大出現(xiàn)先增大后減小的現(xiàn)象，揚(yáng)聲器單元的溫度在額定阻抗點(diǎn)處達(dá)到峰值,，等效應(yīng)力集中在音圈骨架與定心支片,、振膜連接處，會(huì)因?yàn)楦邷匾l(fā)熱故障,；同時(shí)分析了音圈出現(xiàn)熱損壞時(shí)對(duì)揚(yáng)聲器單元暫態(tài)溫度場(chǎng)的影響,。該結(jié)果可為動(dòng)圈揚(yáng)聲器的溫度監(jiān)測(cè)和失效分析提供參考,。

發(fā)表于：2023/8/25 15:53:31

一種多教師模型知識(shí)蒸餾深度神經(jīng)網(wǎng)絡(luò)模型壓縮算法[人工智能][通信網(wǎng)絡(luò)]

為了能將龐大的深度學(xué)習(xí)模型壓縮后部署到算力和存儲(chǔ)能力有限的設(shè)備中時(shí)盡可能減小精度損失，對(duì)知識(shí)蒸餾模型壓縮方法進(jìn)行研究,，提出了一種改進(jìn)后帶篩選的多教師模型知識(shí)蒸餾壓縮算法,。利用多教師模型的集成優(yōu)勢(shì)，以各教師模型的預(yù)測(cè)交叉熵為篩選的量化標(biāo)準(zhǔn)篩選出表現(xiàn)更好的教師模型對(duì)學(xué)生進(jìn)行指導(dǎo),，并讓學(xué)生模型從教師模型的特征層開始提取信息,，同時(shí)讓表現(xiàn)更好的教師模型在指導(dǎo)中更具有話語權(quán)。在CIFAR100數(shù)據(jù)集上的VGG13等分類模型實(shí)驗(yàn)結(jié)果表明,，與其他壓縮算法相比在最終得到的學(xué)生模型大小相同的情況下,，精度上有著更好的表現(xiàn)。

發(fā)表于：2023/8/25 15:48:51

復(fù)雜環(huán)境下輕量化口罩佩戴檢測(cè)算法研究[其他][醫(yī)療電子]

針對(duì)目前YOLOv4算法巨大的運(yùn)算量難以滿足實(shí)時(shí)性要求高的口罩佩戴檢測(cè)系統(tǒng),，提出了一種輕量化檢測(cè)算法（Light-YOLOv4）,。將融合ECA注意力機(jī)制的GhostNet網(wǎng)絡(luò)替換YOLOv4的主干網(wǎng)絡(luò)減少參數(shù)量；借鑒空洞卷積和SPPF提出了ASPPFCSPC結(jié)構(gòu)有效增大感受野,；針對(duì)目標(biāo)過于密集而產(chǎn)生重疊問題,，增加了RepBox損失函數(shù)，使不同目標(biāo)的預(yù)測(cè)框相互遠(yuǎn)離從而減少漏檢,。實(shí)驗(yàn)表明,，Light-YOLOv4算法mAP為94.2%，F(xiàn)PS為46.3幀,，模型大小為95 MB,，相較于YOLOv4的mAP值僅降低了1.1%，檢測(cè)速率提高了51.8%,，參數(shù)量減少了70.0%,，模型大小減少了61.1%，對(duì)低性能檢測(cè)設(shè)備很友好,。

發(fā)表于：2023/8/25 15:41:38

基于PKS體系的終端功能場(chǎng)景驗(yàn)證方法研究[通信與網(wǎng)絡(luò)][信創(chuàng)產(chǎn)業(yè)]

目前國(guó)產(chǎn)終端正逐漸成為中國(guó)終端市場(chǎng)的主流,，而基于PKS（飛騰Phytium+麒麟Kylin+安全Security）體系的終端產(chǎn)品作為國(guó)產(chǎn)主力軍，承擔(dān)著更重要的使命,，迫切需要加快優(yōu)化的速度,，滿足國(guó)內(nèi)各行業(yè)用戶群體日益增長(zhǎng)的需求,。在功能單點(diǎn)驗(yàn)證方法的基礎(chǔ)上從用戶的角度出發(fā),，預(yù)測(cè)用戶功能使用場(chǎng)景，創(chuàng)新性地提出了基于PKS體系的終端功能場(chǎng)景驗(yàn)證方法,，通過對(duì)比分析兩種方法對(duì)3種國(guó)產(chǎn)終端的驗(yàn)證數(shù)據(jù),，證明功能場(chǎng)景驗(yàn)證方法發(fā)現(xiàn)問題的效率和價(jià)值都比傳統(tǒng)的功能單點(diǎn)驗(yàn)證方法更優(yōu)，能促進(jìn)國(guó)產(chǎn)終端的持續(xù)優(yōu)化,，為國(guó)產(chǎn)終端驗(yàn)證體系提供新的思路,。

發(fā)表于：2023/8/25 15:38:00

一種基于Quantus-reduce加速模擬仿真驗(yàn)證分析的解決方案[電子元件][其他]

隨著半導(dǎo)體技術(shù)的進(jìn)步,，芯片的設(shè)計(jì)規(guī)模不斷擴(kuò)大，這使得電路設(shè)計(jì)需要考慮的寄生效應(yīng)更加復(fù)雜,，電路的后仿真工作也變得更加繁重,。介紹了如何應(yīng)用Cadence公司的寄生抽取工具Quantus進(jìn)行post-layout寄生抽取，利用Quantus的Standalone Reduction （簡(jiǎn)稱Qreduce）功能對(duì)后仿網(wǎng)表進(jìn)行精簡(jiǎn),，以達(dá)到縮減網(wǎng)表的規(guī)模,，提高仿真速度的目的。Cadence的Qreduce功能是通過數(shù)學(xué)的運(yùn)算,，將RC網(wǎng)絡(luò)進(jìn)行等效運(yùn)算,，以減少節(jié)點(diǎn)，從而達(dá)到縮減網(wǎng)表的規(guī)模,，但同時(shí)保證了不會(huì)對(duì)精度造成比較大的損失,。從后仿網(wǎng)表的縮減程度、仿真精度的影響,、仿真速度以及內(nèi)存消耗等方面進(jìn)行論述,，給出關(guān)鍵對(duì)比指標(biāo)。

發(fā)表于：2023/8/25 15:34:13

使用Xcelium Machine Learning技術(shù)加速驗(yàn)證覆蓋率收斂[電子元件][消費(fèi)電子]

隨著設(shè)計(jì)越來越復(fù)雜,，受約束的隨機(jī)化驗(yàn)證方法已成為驗(yàn)證的主流方法,。一般地，驗(yàn)證激勵(lì)做到不違反spec描述條件下盡量隨機(jī),，這樣驗(yàn)證能跑到的空間才更充分,。但是，這給功能覆蓋率收斂帶來極大挑戰(zhàn),，為解決這一難題,，Cadence率先推出了仿真器的機(jī)器學(xué)習(xí)功能——Xcelium Machine Learning，采用機(jī)器學(xué)習(xí)技術(shù)讓功能覆蓋率快速收斂,，大大提高驗(yàn)證仿真效率,。介紹了Xcelium Machine Learning的使用流程，并給出在相同模擬（simulation）驗(yàn)證環(huán)境下應(yīng)用Machine Learning前后情況對(duì)比,。最后Machine Learning在模擬（simulation）驗(yàn)證中的應(yīng)用前景進(jìn)行了展望,。

發(fā)表于：2023/8/25 15:30:08

基于Cadence Integrity 3D-IC的異構(gòu)集成封裝系統(tǒng)級(jí)LVS檢查[電子元件][消費(fèi)電子]

隨著硅工藝尺寸發(fā)展到單納米水平，摩爾定律的延續(xù)越來越困難,。2D Flip-Chip,、2.5D、3D等異構(gòu)集成的先進(jìn)封裝解決方案將繼續(xù)滿足小型化,、高性能,、低成本的市場(chǎng)需求，成為延續(xù)摩爾定律的主要方向,。但它也提出了新的挑戰(zhàn),，特別是對(duì)于系統(tǒng)級(jí)的LVS檢查,。采用Cadence Integrity 3D-IC平臺(tái)工具，針對(duì)不同類型的先進(jìn)封裝,，進(jìn)行了系統(tǒng)級(jí)LVS檢查驗(yàn)證,，充分驗(yàn)證了該工具的有效性和實(shí)用性，保證了異構(gòu)集成封裝系統(tǒng)解決方案的可靠性,。

發(fā)表于：2023/8/25 15:17:20

Concurrent Multi-die Optimization物理實(shí)現(xiàn)方案的應(yīng)用[電子元件][其他]

隨著芯片制造工藝不斷接近物理極限,，使用多die堆疊的3DIC Chiplets設(shè)計(jì)已經(jīng)成為延續(xù)摩爾定律的最佳途徑之一。Integrity 3D-IC平臺(tái)將設(shè)計(jì)規(guī)劃,、物理實(shí)現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個(gè)管理界面中,，為3D設(shè)計(jì)提供了系統(tǒng)完善的解決方案。其中傳統(tǒng)的die-by-die流程在3D結(jié)構(gòu)建立后分別對(duì)兩個(gè)die進(jìn)行2D物理實(shí)現(xiàn),，同時(shí)工具也開發(fā)了多die協(xié)同（concurrent multidie）的物理實(shí)現(xiàn)流程,，并行式進(jìn)行多顆die的布局布線。此工作在實(shí)際項(xiàng)目中,，使用Cadence Integrity 3D-IC 工具,，針對(duì)性地建立concurrent multidie的流程，將兩顆die在同一個(gè)設(shè)計(jì)中實(shí)現(xiàn)并行擺放,、3D結(jié)構(gòu)單元（Hybrid Bonding bump）的位置優(yōu)化,、時(shí)鐘樹綜合和繞線。協(xié)同優(yōu)化的3D物理實(shí)現(xiàn)方案相比于die-by-die方案在設(shè)計(jì)整體結(jié)果上有更好的表現(xiàn),。

發(fā)表于：2023/8/25 15:00:10

DDR5仿真精度研究及在內(nèi)存升級(jí)中的應(yīng)用[電子元件][消費(fèi)電子]

使用Cadence公司的SystemSI對(duì)DDR信號(hào)通道進(jìn)行整體仿真,，同時(shí)，借助一博科技自研的Interposer夾具進(jìn)行測(cè)試,，經(jīng)過多次的仿真測(cè)試擬合,，所介紹的DDR仿真測(cè)試方法可以達(dá)到較高的精度。隨著對(duì)內(nèi)存帶寬的需求不斷提升,，作為當(dāng)前主流的DDR4局限性日益明顯,，通過具體案例說明了DDR5信號(hào)完整性提升的具體技術(shù)，并通過仿真對(duì)比,，展示了DDR5在內(nèi)存升級(jí)過程中的優(yōu)勢(shì),。

發(fā)表于：2023/8/25 14:56:43