《電子技術(shù)應(yīng)用》
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基于Innovus改善芯片繞線資源的電源網(wǎng)絡(luò)布線方法
電子技術(shù)應(yīng)用
王淑芬,，高璐，秦貴陽,，朱志強(qiáng)
中國電子科技集團(tuán)公司第五十八研究所
摘要： 隨著集成電路的集成度越來越高,，芯片的面積越來越小,，芯片內(nèi)單元密度會隨之增加，這將為芯片的后端物理設(shè)計帶來諸多的挑戰(zhàn),。其中芯片面積的減小直接影響布線資源,，導(dǎo)致布線擁塞，以此造成芯片線路無法繞通以及時序和串?dāng)_的問題,。提出了一種改進(jìn)的電源網(wǎng)絡(luò)的布線方法,，極大提升了信號線的走線空間利用率，有效解決了高集成度芯片的短路問題,。
中圖分類號：TN402 文獻(xiàn)標(biāo)志碼：A DOI: 10.16157/j.issn.0258-7998.234630
中文引用格式： 王淑芬,，高璐，秦貴陽,，等. 基于Innovus改善芯片繞線資源的電源網(wǎng)絡(luò)布線方法[J]. 電子技術(shù)應(yīng)用,，2024，50(5)：19-23.
英文引用格式： Wang Shufen,，Gao Lu,，Qin Guiyang，et al. A power network routing method based on Innovus to improve chip routing resource[J]. Application of Electronic Technique,，2024，50(5)：19-23.
A power network routing method based on Innovus to improve chip routing resource
Wang Shufen,，Gao Lu,，Qin Guiyang，Zhu Zhiqiang
China Electronics Technology Group Corporation No.58 Research Institute
Abstract： With the increasing integration of integrated circuit, the area of the chip is getting smaller and smaller, and the density of cells in the chip will increase, which will bring many challenges to the physical design of the chip. The decrease of the chip area directly affects the routing resources, leading to the congestion, and seriously causes the problem of short, and the problems of timing and crosstalk. This paper proposes an improved method of power design, which greatly improves the space utilization of signal wire,，and solves the problem of short in the high integration chip.
Key words : physical design,；cell density；power plan,；congestion

引言

物理設(shè)計是指從功能代碼到制造掩模版的過程,，是承接創(chuàng)意和產(chǎn)品之間最重要的步驟。后端物理設(shè)計從導(dǎo)入門級網(wǎng)表和約束文件開始,，進(jìn)行布局,、電源規(guī)劃、標(biāo)準(zhǔn)單元放置,、時鐘樹綜合,、繞線、時序分析與驗證，到最終設(shè)計簽核（Signoff）[1]結(jié)束,。其中電源規(guī)劃（Power Plan）是給整個芯片的供電設(shè)計出一個均勻的網(wǎng)絡(luò),，它是芯片物理設(shè)計中非常關(guān)鍵的一部分。

電源網(wǎng)絡(luò)一般由電源IO,、電源環(huán)（Power Ring）,、電源條線（Power Stripe）和電源軌道（Power Rail）組成[2]。其中電源條線在芯片內(nèi)部縱橫交錯分布,，是連接電源環(huán)和電源軌道的重要部分,。電源條線的布線規(guī)劃不僅關(guān)系到整個芯片的電壓降（IR Drop），更是對繞線（Route）資源的空間利用率有重要影響[3],。尤其隨著芯片面積越來越小,，芯片內(nèi)單元密度（Density）越來越大，以及各種功能的宏單元（Macro）數(shù)量越來越多,，導(dǎo)致在高集成度芯片中可用于繞線的空間越來越少,，因此一個合理的布局布線是后端物理實現(xiàn)能夠最終滿足設(shè)計要求，實現(xiàn)芯片功能正?；繕?biāo)的基礎(chǔ),。

本文基于一款高集成度芯片設(shè)計，提出一種改進(jìn)電源網(wǎng)絡(luò)布線的方法,。以SMIC 28 nm 1P10M CMOS工藝高性能芯片層次化設(shè)計[4-5]的子模塊項目DSP模塊為例,，該模塊為千萬門規(guī)模，尺寸長度為4 634 μm,，寬度為1 896 μm,，包含528個Macro，整體單元Density高達(dá)58.6%,。通過對比傳統(tǒng)電源網(wǎng)絡(luò)布線方法,，新方法很大程度緩解了繞線空間資源緊張的問題，很好地解決了信號線走線短路問題,。

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作者信息：

王淑芬,，高璐，秦貴陽,，朱志強(qiáng)

（中國電子科技集團(tuán)公司第五十八研究所,，江蘇 無錫214035）


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