基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)并行加速器設(shè)計(jì)
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>434 K
標(biāo)簽： 并行計(jì)算 卷積神經(jīng)網(wǎng)絡(luò) 加速器
所需積分：0分積分不夠怎么辦？
文檔介紹：近年來,，卷積神經(jīng)網(wǎng)絡(luò)在許多領(lǐng)域中發(fā)揮著越來越重要的作用,，然而功耗和速度是限制其應(yīng)用的主要因素。為了克服其限制因素,設(shè)計(jì)一種基于FPGA平臺(tái)的卷積神經(jīng)網(wǎng)絡(luò)并行加速器,，以Ultra96-V2 為實(shí)驗(yàn)開發(fā)平臺(tái)，而且卷積神經(jīng)網(wǎng)絡(luò)計(jì)算IP核的設(shè)計(jì)實(shí)現(xiàn)采用了高級(jí)設(shè)計(jì)綜合工具,，使用Vivado開發(fā)工具完成了基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器系統(tǒng)設(shè)計(jì)實(shí)現(xiàn),。通過對(duì)GPU和CPU識(shí)別率的對(duì)比實(shí)驗(yàn)，基于FPGA優(yōu)化設(shè)計(jì)的卷積神經(jīng)網(wǎng)絡(luò)處理一張圖片的時(shí)間比CPU要少得多,，相比GPU功耗減少30倍以上,，顯示了基于FPGA加速器設(shè)計(jì)的性能和功耗優(yōu)勢(shì)，驗(yàn)證了該方法的有效性,。
現(xiàn)在下載
VIP會(huì)員,，AET專家下載不扣分,；重復(fù)下載不扣分,，本人上傳資源不扣分。