基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)并行加速器設(shè)計
所屬分類：技術(shù)論文
上傳者：aetmagazine
文檔大?。?span>434 K
標(biāo)簽： 并行計算 卷積神經(jīng)網(wǎng)絡(luò) 加速器
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文檔介紹：近年來,，卷積神經(jīng)網(wǎng)絡(luò)在許多領(lǐng)域中發(fā)揮著越來越重要的作用,，然而功耗和速度是限制其應(yīng)用的主要因素。為了克服其限制因素,設(shè)計一種基于FPGA平臺的卷積神經(jīng)網(wǎng)絡(luò)并行加速器,，以Ultra96-V2 為實驗開發(fā)平臺,，而且卷積神經(jīng)網(wǎng)絡(luò)計算IP核的設(shè)計實現(xiàn)采用了高級設(shè)計綜合工具，使用Vivado開發(fā)工具完成了基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器系統(tǒng)設(shè)計實現(xiàn),。通過對GPU和CPU識別率的對比實驗,，基于FPGA優(yōu)化設(shè)計的卷積神經(jīng)網(wǎng)絡(luò)處理一張圖片的時間比CPU要少得多，相比GPU功耗減少30倍以上,，顯示了基于FPGA加速器設(shè)計的性能和功耗優(yōu)勢,，驗證了該方法的有效性。
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